Триггер т схема: Логические триггеры: схемы, типы, устройство, назначение

Содержание

Справочник "Цифровые Интегральные Микросхемы"

Справочник "Цифровые Интегральные Микросхемы" [ Содержание ]

2.5.2. D-триггеры

D-триггером называется триггер с одним информационным входом, работающий так, что сигнал на выходе после переключения равен сигналу на входе D до переключения, т. е. Qn+1=Dn Основное назначение D-триггеров - задержка сигнала, поданного на вход D. Он имеет информационный вход D (вход данных) и вход синхронизации С. Вход синхронизации С может быть статическим (потенциальным) и динамическим. У триггеров со статическим входом С информация записывается в течение времени, при котором уровень сигнала C=1. В триггерах с динамическим входом С информация записывается только в течение перепада напряжения на входе С. Динамический вход изображают на схемах треугольником. Если вершина треугольника обращена в сторону микросхемы (прямой динамический вход), то триггер срабатывает по фронту входного импульса, если от нее (инверсный динамический вход) - по срезу импульса. В таком триггере информация на выходе может быть задержана на один такт по отношению к входной информации.

D-триггеры могут быть построены по различным схемам. На рис. 2.43,а показана схема одноступенчатого D-триггера на элементах И-НЕ и его условное обозначение. Триггер имеет прямые статические входы (управляющий сигнал - уровень логической единицы). На элементах DD1.1 и DD1.2 выполнена схема управления, а на элементах DD1.3 и DD1.4 асинхронный RS-триггер.


Рис. 2.43. Синхронный D-триггер: а - схема D-триггера на элементах И-НЕ и условное обозначение;
б - временные диаграммы; в - преобразование синхронного RS-триггера в синхронный D-триггер;
г - временные диаграммы записи и считывания.

Если уровень сигнала на входе С = 0, состояние триггера устойчиво и не зависит от уровня сигнала на информационном входе D. При этом на входы асинхронного RS-триггера с инверсными входами (DD1.3 и DD1.4) поступают пассивные уровни /S = /R = 1.

При подаче на вход синхронизации уровня С = 1 информация на прямом выходе будет повторять информацию, подаваемую на вход D.

Следовательно, при C=0 Qn+1=Qn, а при C=l Qn+1=Dn. Временные диаграммы, поясняющие работу D-триггера, приведены на рис. 2.43,б.

D-триггер возможно получить из синхронного RS-триггера, если ввести дополнительный инвертор DD1.1 между входами S и R (рис. 2.43,в). В таком триггере состояние неопределенности для входов S и R исключается, так как инвертор DD1.1 формирует на входе R сигнал /S. Временные диаграммы записи в D-триггер напряжений высокого и низкого входных уровней и их считывание приведены на рис. 2.43,г. Обязательным условием правильной работы D-триггера является наличие защитного временного интервала после прихода импульса на вход D перед тактовым импульсом (вход С). Этот интервал времени tn+1-tn зависит от справочных данных на D-триггер.

Комбинированные D-триггеры имеют дополнительные входы асинхронной установки логических 0 и 1 - входы S и R. Схема и условное обозначение одного такого триггера представлены на рис. 2.44. Триггер собран на шести элементах И-НЕ по схеме трех RS-триггеров. Входы /S и /R служат для первоначальной установки триггера в определенное состояние.


Рис. 2.44. Комбинированный D-триггер и его условное обозначение.

Если C=D=0, установить /S=0, а /R=1, то элементы DD1.1 ... DD1.5 будут закрыты, а элемент DD1.6 будет открыт, т. е. Q=l, /Q=0. При снятии нулевого сигнала со входа /S, откроется элемент DD1.1, состояние остальных элементов не изменится. При подаче единичного сигнала на вход С на всех входах элемента DD1.3 будут действовать единичные сигналы и он откроется, а элемент DD1.6 закроется: /Q = 1. Теперь на всех входах элемента DD1.5 действуют единичные сигналы и он будет открыт: Q = 0. Следовательно, после переключения триггера сигнал на выходе Q стал равным сигналу на входе D до переключения: Qn+1=Dn=0. После снятия единичного сигнала со входа С состояние триггера не изменится.

D-триггер с динамическим входом C может работать как T-триггер. Для этого необходимо вход С соединить с инверсным выходом триггера /Q (рис. 2.45,а). Если на входе D поставить дополнительный двухвходовый элемент И и инверсный выход триггера /Q соединить с одним из входов элемента И, а на второй вход подать сигнал EI, то получим T-триггер с дополнительным разрешением по входу (рис. 2.45,б).


Рис. 2.45. Схемы преобразования D-триггера. а - преобразование D-триггера в T-триггер и его временная диаграмма работы;
б - преобразование D-триггера в в T-триггер с дополнительным входом расширения EI и его временная диаграмма работы;

Микросхема ТМ2 содержит два независимых комбинированных D-триггера, имеющих общую цепь питания. У каждого триггера имеется один информационный вход D, вход синхронизации С и два дополнительных входа /S и /R независимой асинхронной установки триггера в единичное и нулевое состояния, а также комплементарные выходы Q и /Q (рис. 2.46). Логическая структура одного D-триггера (рис. 2.46) содержит следующие элементы: основной асинхронный RS-триггер (ТЗ), вспомогательный синхронный RS-триггер (Т1) записи логической единицы (высокого уровня) в основной триггер, вспомогательный синхронный RS-триггер (Т2) записи логического нуля (низкого уровня) в основной триггер. Входы /S и /R - асинхронные, потому что они работают (сбрасывают состояние триггера) независимо от сигнала на тактовом входе, активный уровень для них низкий (т. е. инверсные входы /S и /R).


Рис. 2.46. Структура D-триггера микросхемы ТМ2

Асинхронная установка D-триггера в единичное или нулевое состояния осуществляется подачей взаимопротивоположных логических сигналов на входы /S и /R. В это время входы D и С не влияют.

Если на входы /S и /R одновременно подать сигнал низкого уровня (логический нуль), то на обоих выходах триггера Q и /Q будет высокий уровень (логическая единица). Однако после снятия этих сигналов со входов /S и /R состояние триггера будет неопределенным. Поэтому комбинация /S=/R=0 для этих входов является запрещенной.

Загрузить в триггер входные уровни В или Н (т. е. логические 1 или 0) можно, если на входы /S и /R подать напряжение высокого уровня: /S=/R=1. Сигнал от входа D передается на выходы триггера при поступлении положительного перепада импульса на вход С (изменение от низкого* к высокому). Однако, чтобы D-триггер переключался правильно (согласно таблице состояний, табл. 2.24), необходимо уровень на входе D зафиксировать заранее, т. е. до прихода перепада на вход С. Причем этот защитный временной интервал должен быть больше времени задержки распространения сигнала в триггере (определяется по справочнику).

Таблица 2.24. Состояния триггера ТМ2
Режим работы Входы Выходы
/S/RDCQ/Q
Асинхронная установка01XX10
Асинхронный сброс10ХХ01
неопределенность00ХХ11
Загрузка "1" (установка)111_/10
Загрузка "0" (сброс)110_/01

Цоколевка микросхемы ТМ2 приведена на рис. 2.47, а основные параметры см. в табл. 2.20а.


Рис. 2.47. Условное обозначение и
цоколевка микросхемы ТМ2

Микросхемы ТM5 и ТМ7 содержат по четыре D-триггера, входы синхронизации которых попарно соединены и обозначены как входы разрешения загрузки EI. Если на такой вход разрешения EI подается напряжение высокого уровня, то информация, поступающая на входы D, передается на выходы триггеров. При напряжении низкого уровня на входе разрешения EI на выходах триггеров сохраняются предыдущие состояния (состояние входов D безразлично). В триггерах будет зафиксирована информация, имевшаяся на входах D, если состояние входа EI переключить от напряжения высокого уровня к низкому. Такие триггеры используются в качестве четырехразрядного регистра хранения информации с непарным тактированием разрядов, а также в качестве буферной памяти и элемента задержки. Каждый триггер микросхемы ТМ5 имеет только прямой выход Q, а каждый триггер микросхемы ТМ7 имеет прямые Q и инверсные /Q выходы. Функциональные схемы, цоколевка, схема одного D-триггера и временные диаграммы работы приведены на рис. 2.48, а, основные параметры триггеров даны в табл. 2.20, состояния триггеров даны в табл. 2.25.


Рис. 2.48. Функциональные схемы, цоколевки, структура D-триггера и временные диаграммы микросхем ТМ5, ТМ7.
Таблица 2.25. Состояния триггеров ТМ5, ТМ7
Режим работы Входы Выходы
EIDQn+1/Qn+1
Разрешение передачи данных на выход 1001
1110
Защелкивание данных
0
ХQn=1/Qn=0

Микросхемы. TM8 и ТМ9 содержат четыре и шесть D-триггеров соответственно. Они имеют общие входы синхронного сброса /R (установки в состояние низкого уровня) и входа синхронизации C. Структура ТМ8 и ТМ и их цоколевка приведены на рис. 2.49.


Рис. 2.48. Функциональные схемы и цоколевки микросхем ТМ8 и ТМ9.

Триггеры микросхемы ТМ9 имеют только прямые входы Q, а триггеры ТМ8 - прямые и инверсные выходы Q и /Q. На входах C и /R поставлены дополнительные инверторы. Микросхемы К1533ТМ8, К1533ТМ9 имеют повышенную нагрузочную способность, т.е. на каждом из выходов поставлены дополнительные инверторы. Функционрированне триггеров в микросхемах ТМ8 и ТМ9 соответствует таблице состояний (табл. 2.26).

Таблица 2.26. Состояния триггеров ТМ8 и ТМ9
Режим работы Входы Выходы
/RDCQn+1/Qn+1
Сброс0XX01
Загрузка "1"
11_/10
Загрузка "0"10_/01

Установка всех триггеров в состояние Q = 0 произойдет, когда на асинхронный вход /R подать напряжение низкого уровня - 0. Входы С и D в это время не действуют. Информацию от входов D можно загрузить в триггеры, если на вход /R подать напряжение высокого уровня - 1. Тогда при подаче на вход синхронизации С положительного перепада напряжения (фронта импульса) и предварительно поданного на вход D напряжения высокого или низкого уровня появится на выходе Q высокий или низкий уровень.


Справочник "Цифровые Интегральные Микросхемы"

Справочник "Цифровые Интегральные Микросхемы" [ Содержание ]

2.5.3. JK-триггеры

JK-триггеры подразделяются на универсальные и комбинированные. Универсальный JK-триггер имеет два информационных входа J и K. По входу J триггер устанавливается в состояние Q=1, /Q=0, а по входу K-в состояние Q=0, /Q=1.

JK-триггер отличается от RS-триггера прежде всего тем что в нем устранена неопределенность, которая возникает в RS-триггере при определенной комбинации входных сигналов.

Универсальность JK-триггера состоит в том, что он может выполнять функции RS-, Т- и D-триггеров.

Комбинированный JK-триггер отличается от универсального наличием дополнительных асинхронных входов S и R для предварительной установки триггера в определенное состояние (логической 1 или 0).

Простейший JK-триггер можно получить из синхронного RS-триггера с динамическим управлением, если ввести дополнительные обратные связи с выходов триггера на входы, которые позволяют устранить неопределенность в таблице состояний (рис. 2.50.а).


Рис. 2.50.a. Преобразование синхронного RS-триггера в JK-триггер;

Если на входы J и К подать уровень логической единицы, то получим T-триггер, который переключается каждым входным импульсом (рис. 2.50, б).


Рис. 2.50.б. Преобразование JK-триггера в T-триггер;

На рис. 2.50.в приведено условное обозначение JK-триггера и таблица состояний. При входных сигналах J=К=0 состояние триггера не изменяется, так как напряжение низкого уровня на одном входе элемента И-НЕ отменяет пpохождение сигналов от других его входов и удерживает выходной сигнал в текущем логическом состоянии.


Рис. 2.50.в. условное обозначение JK-триггера
Таблица состояний JK-триггера
Установлено Записано
JKQn+1/Qn+1
HHБез изменений
Qn /Qn
НВН=0В=1
ВНВ=1Н=0
ВВПереброс
/Qn Qn

Если на входы J и К подать взаимно противоположные уровни, то при подаче перепада напряжения на вход С выходы JK-триггера устанавливаются в такие же состояния. При подаче на входы J и К одновременно напряжений высокого уровня триггер переключается в состояние, противоположное предыдущему, если на вход синхронизации С подать перепад напряжения.

Управление полным тактовым импульсом, подаваемым на вход С, применяется для двухступенчатых триггеров (рис. 2.50.г).


Рис. 2.50.г. двухступенчатый JK-триггер;

Такой триггер тоже имеет обратные связи с выходов на входы, исключающие неопределенное состояние триггера.


Рис. 2.50.д. двухступенчатый JK-триггер на логических элементах И-НЕ
с симметричной схемой управления триггера второй ступени;

Из JK-триггера можно получить D-триггер, если вход К соединить со входом J через дополнительный инвертор (рис. 2.50,д).


Рис. 2.50.е. Схема преобразования JK-триггера в D-триггер

Микросхема TB1 (рис. 2.51) представляет собой универсальный двухступенчатый JK-триггер.


Рис. 2.51. Комбинированный JK-триггер - структура микросхемы, условное обозначение и цоколевка микросхемы ТВ1.

Триггер имеет инверсные асинхронные входы установки /S и сброса /R, т. е. с активным низким уровнем. Если на эти входы подать противоположные уровни (низкий - 0 и высокий - 1), то входы J, K и С не действуют и состояния выходов Q и /Q триггера определяются сигналами на входах /S и /R, таблица состояний (табл. 2.27).

Таблица 2.27. Состояния триггера ТВ1
Режим работы Входы Выходы
/S/RJKCQn+1/Qn+1
Асинхронная установка01ХХХ10
Асинхронный сброс10ХХХ01
Неопределенность00ХХХXX
Загрузка "1" (установка)1110_/\_10
Загрузка "0" (сброс)1101_/\_01
Переключение1111_/\_/QnQn
Хранение (нет изменений)1100_/\_Qn/Qn

Когда на входы /S и /R поданы напряжения высокого уровня, в триггер можно загружать информацию от входов J и K или хранить ее (см. таблицу состояний). Каждый из входов J и K снабжен логическим элементом 3И, т.е. микросхема ТВ1 имеет три входа J и три входа K. Вход синхронизации C инверсный динамический. Состояния двухступенчатого триггера переключаются фронтом и спадом положительного импульса, подаваемого на вход синхронизации C. Информация со входов J и K загружается в триггер первой ступени (элементы DD1.3 и DD1.4), когда напряжение входа C изменяется от низкого уровня к высокому (по фронту) и переносится в триггер второй ступени по отрицательному перепаду импульса синхронизации (по спаду). Сигналы на входах J и K не должны изменяться, если на входе /C присутствует напряжение высокого уровня. Состояния выходов Q и /Q будут неопределенные, если на входы /S и /R одновременно подать напряжение низкого уровня, т. е. комбинация сигналов /S=/R=0 является запрещенной.

Микросхемы ТВ6 и ТВ9, ТВ10 и TB11 содержат по два JK-триггера с общим выводом питания (рис. 2.52).


Рис. 2.52. Структура, условное обозначение и цоколевка микросхем ТВ6, ТВ9;
Рис. 2.52a. Структура, условное обозначение и цоколевка микросхемы ТВ10;

Вход синхронизации С у всех триггеров инверсный динамический, поэтому данные от входов J и К переносятся на выходы Q и /Q по отрицательному перепаду импульса С. Когда импульс на входе С переходит от высокого уровня к низкому, сигналы на входах J и К не должны изменяться. Информацию от входов J и К следует загружать в триггер, когда на входе С присутствует напряжение высокого уровня.

У триггеров микросхемы ТВ6 нет входа предварительной установки /S, поэтому в таблице состояний (комбинированного JK-триггера) необходимо исключить первую строку (асинхронную установку 1). Если на вход /R будет подано напряжение низкого уровня, то входы J, К и С не действуют.

У триггеров микросхемы ТВ10 нет входа предварительного сброса /R, поэтому в таблице состояний комбинированного JK-триггера необходимо исключить вторую строку (асинхронный сброс 0).

Для микросхем ТВ6 и ТВ10 в таблице состояний не имеет смысла и третья строка, т. к, они имеют только по одному асинхронному входу (либо /S, либо /R). Триггеры микросхемы ТВ11 в отличие от триггеров микросхемы ТВ9 имеют две общие цепи управления: вход синхронизации /С и асинхронный вход сброса /R (рис. 2.53).


Рис. 2.53. Условное обозначение и цоколевка микросхемы ТВ11

Микросхемы ТВ14 и ТВ15 содержат по два комбинированных JK-триггера, которые запускаются положительным перепадом импульса синхронизации, т. е. вход С прямой динамический. Отличительной особенностью триггеров данных микросхем является то, что второй информационный вход /К - инверсный, поэтому очень легко такие JK-триггеры превращать в D-триггеры (рис. 2.54).


Рис. 2.54. Структура ТВ15, условные обозначения и цоколевки ТВ14 и ТВ15

Состояние таких триггеров приведено в табл. 2.28.

Таблица 2.28. Состояния триггера ТВ15
Режим работы Входы Выходы
/S/RJ/KCQn+1/Qn+1
Асинхронная установка01XXX10
Асинхронный сброс10XXX01
Неопределенность00XXX11
Загрузка "1" (установка)1110_/\_10
Загрузка "0" (сброс)1101_/\_01
Переключение1110_/\_/Qn=1Qn=0
Хранение (нет изменений)1101_/\_10

Основные параметры триггеров ТТЛ приведены в табл.2.20.


8 т-триггер jk-триггер d-триггер по схеме ms с инвертором управление триггером по перепаду входного сигнала t – триггер

8. Т-триггер, JK-триггер, D-триггер по схеме MS с инвертором. Управление триггером по перепаду входного сигнала

T – триггер.

Триггером Т-типа (счетным триггером) называется логическое устройство с двумя устойчивыми состояниями и одним входом Т, изменяющее свое состояние на противоположное всякий раз, когда на Т вход поступает управляющий (счетный) сигнал. Таблица переходов счетного триггера показана на рис. 15.20.

В соответствии с таблицей переходов логическое управление Т – триггера можно записать следующим образом:

(15.10)

Уравнение (15.10) показывает, что Т-триггер выполняет операцию сложения по модулю 2 относительно переменных Tn и Qn, откуда и следует название триггера.

Для переключения триггера в противоположное состояние необходимо на схему управления триггера подать информацию о текущем состоянии триггера. Для выполнения данной операции схему синхронного RS- триггера дополняют цепями обратной связи, причем выход соединяют со входом S, а вход Q – со входом R (рис. 15.21). Аналогично можно построить Т – триггер на основе D- триггера, если выход соединить со входом D.

Однако, наличие гонок делает схему, представленную на рис. 15.21 неработоспособной, если длительность сигнала на входе Т превышает время задержки переключения триггера .

Рассмотрим процесс возникновения гонок в схеме Т – триггера, показанной на рис.15.21. Пусть, триггер находится в нулевом состоянии, Q= «0», = «1», и сигнал на ходе Т равен нулю (Т= «0»). На выходе элементов DD1, DD2 получим код DD1= «1» , DD2= «1» независимо от состояния выходов Q и . На БЯ, собранную на элементах DD3 , DD4 , подан код DD1= «1», DD2= «1». БЯ находится в режиме хранения. Состояния выходов Q и не меняются пока Т= «0». Пусть сигнал на входе Т изменился и стал равным единице (Т= «1»). Пусть длительность этого сигнала превышает время задержки переключения . После того, как сигнал на входе Т стал равным единице, спустя время , состояние выходов триггера Q и изменится на противоположное и вновь будет подано на входы элементовDD1и DD2. Так как сигнал Т все еще равен единице, то изменение состояния выходов Q и вызовет повторное переключение триггера и т.д. Окончательное состояние триггера будет случайным и зависеть от соотношения времени установления триггера и длительности сигнала на входе Т. Рассмотренный вид гонок называется «проскоками». Для устранения проскоков необходимо обеспечить постоянство сигналов на входах схемы управления, пока сигнал на входе Т равен единице (Т= «1»). Есть несколько способов решения проблемы проскоков. Один из этих способов состоит в установке задержки в цепи обратной связи (рис.15.22). Длительность задержки должна превышать длительность сигнала Т= «1» на входе Т.

Т – триггер с внутренней задержкой.

Широкое распространение получила схема Т – триггера с внутренней задержкой, построенная на основе RS – триггера на элементах И-ИЛИ-НЕ (рис.15.23). Подадим на вход R этой схемы сигнал, на вход S – сигнал Q. Для удобства описания работы схемы покажем элементы «И» и «ИЛИ-НЕ» раздельно и перечертим схему RS – триггера в виде, показанном на рис.15.24. На этой схеме бывшие входы S и R обозначены как (S) и (R).

Рассмотрим работу этой схемы. При подаче на вход С логического нуля (С= «0») на выходах элементов DD11и DD22 также присутствуют логические нули (DD11= «0», DD22= «0»). Элементы «И» DD11и DD22 в этом режиме не определяют состояния выходов триггера Q и . БЯ образуется на элементах DD12, DD13 ,DD21, DD23 с управлением по асинхронным входам , . Поскольку выход Q соединен со входом (S), а выход - со входом (R), то при подаче на вход С логической единицы (С= «1») через элементы DD11и DD22 прежнее состояние БЯ подтверждается. Иначе говоря, до тех пор, пока сигнал на входе С равен логической единице, выходы Q и сохраняют свое состояние. Состояние входов , в этом режиме не влияет на состояние БЯ. Пусть, например, Q= «0», = «1», С= «1». Тогда в соответствии со схемой рис. 15.24 получим, что сигнал на выходе элементов DD21= «0», DD22 = «0», откуда следует, что сигнал на выходе = «1». Этот сигнал поступает на вход элемента DD11, что при С= «1», дает на выходе элемента DD11 логическую единицу, и на выходе элемента DD13 подтверждает логический ноль (Q= «0»). Таким образом, БЯ триггера, показанного на рис. 15.24 при С= «1», блокирована. Управление БЯ возможно только при С= «0» и путем подачи соответствующих сигналов на входы , .

Окончательный вариант схемы Т – триггера с внутренней задержкой показан на рис.15.25. В этой схеме по сравнению со схемой RS - триггера рис. 15.24 добавлено два элемента «И-НЕ» DD3 и DD4, выходы которых подключены ко входам , предыдущей схемы. Кроме того, вход «С» обозначается как «Т», прежние , - как (), (). При Т= «0», на выходах элементов DD3, DD4 получили логические единицы (DD3= «1», DD4= «1»). На прежние входы (), () поступаю две логические единицы одновременно, поскольку Т= «0», на выходах элементов «И» DD11и DD22 присутствуют логические нули. БЯ на элементах DD12, DD13, DD21, DD23 находится в режиме хранения. после подачи на вход Т логической единицы (Т= «1»), как было показано на примере схемы рис. 15.24, БЯ оказывается блокированной. Состояния выходов Q и остаются неизменными в течение всего интервала времени, пока Т= «1». Постоянство значений Q и при Т= «1» является необходимым условием последующего однозначного переключения Т – триггера в необходимом направлении. На выходе элемента DD3 при Т= «1» получаем инверсное значение сигнала , на выходе DD4 - инверсное значение сигнала Q . Этот код подается на пока что блокированные входы (), ()., что и обеспечит в последующем переход БЯ в состояние, противоположное предыдущему. Например, при нулевом состоянии БЯ, когда Q= «0», = «1» и Т= «1» на входе () будем иметь логический ноль (DD3 = ()= «0»), на входе ()- логическую единицу (DD4 = ()= «1»). Пусть, теперь, сигнал на входе Т переходит с логической единицы на ноль. Будучи подключенным ко входам элементов DD11и DD32 , ноль на входе Т сразу же заблокирует эти элементы. Тем самым разрешается переключение БЯ сигналами, снимаемыми с выходов элементов DD3 и DD4 , уровни сигналов на выходах DD3и DD4 остаются неизменными в течение времени задержки срабатывания этих элементов. Сохраняющиеся на входах элементов DD3 и DD4 сигналы обеспечивают переключение БЯ в нужном направлении. Через на выходах элементов DD3 и DD4 устанавливается код DD3 = «1», DD4= «1» и БЯ переходит в режим хранения. Для надежного переключения БЯ необходимо поддерживать сигналы на выходах элементов DD3 и DD4 неизменными в течение всего времени переключения БЯ. Поэтому схему триггера с внутренней задержкой необходимо проектировать так, чтобы выполнялось условие: (15.11)

Рассмотренные ранее семы асинхронных и синхронных RS – и D - триггеров переключаются по приходу определенного уровня напряжения на входы схем и называются схемами триггеров, переключаемых уровнем напряжения. Т – триггер с внутренней задержкой переключается по приходу на вход Т перепада с единичного уровня на нулевой. Варианты обозначений Т – триггера, переключаемого перепадом с единицы на ноль, показаны на рис. 15.26, перепадом с нуля на единицу – на рис. 15.27.

В схеме Т - триггера устранены проскоки и обеспечивается однозначное переключение триггера при любой длительности сигнала на входе Т. Существенным достоинством триггера с внутренней задержкой является то, что большую часть времени БЯ блокирована. Воздействие помех на БЯ возможно только в течение времени задержки переключения элементов И-НЕ . Недостаток схемы триггера с внутренней задержкой состоит в необходимости выдерживать соотношение (15.11) между временем задержки срабатывания элементов И-НЕ и ИЛИ-НЕ. Это требование накладывает определенные ограничения на параметры и топологию схемы триггера.

Минимальная длительность сигнала на входе Т определяется требованием установления нового кода на выходах элементов DD3 и DD4 и равна: (15.12).

Время переключения триггера после перехода сигнала на входе Т с единицы на ноль равно:

(15.13).

Время восстановления триггера после перепада на входе Т с единицы на ноль определяется временем установления кода DD3 = «1», DD4= «1» на выходах элементов И-НЕ:

(15.14).

Триггеры
JK-типа.

Триггером JK-типа называется триггер, имеющий входы J и K , который при J=K=1 выполняет инверсию предыдущего состояния триггера (т.е. реализуется Т-триггер)., а в остальных случаях JK- триггер работает как RS- триггер, при этом вход J эквивалентен входу S, вход K эквивалентен входу R. Таблица переходов JK- триггера показана на рис. 15.28. Логическое уравнение JK- триггера имеет вид: (15.15).

Схема JK- триггера может быть получена из схемы Т- триггера, если увеличить число входов схемы управления. Схема JK- триггера показана на рис. 15.29. Она получена из схемы Т – триггера с внутренней задержкой путем увеличения числа входов элементов «И-НЕ» DD3 , DD4. Обозначения элементов на схеме JK- триггера (рис. 15.29а) соответствует обозначениям элементов Т – триггера с внутренней задержкой (рис. 15.28), но на рис. 15.29 элементы «И» и «ИЛИ-НЕ» начерчены в виде единичного элемента «И-ИЛИ-НЕ».

JK-триггер называют универсальным триггером. Его достоинство состоит в наличии развитой логике на входе. Однако большое количество внешних выводов ограничивает количество JK- триггеров, входящих в состав одной ИС. Обозначение JK- триггера на функциональных схемах показано на рис. 15.29б

Триггеры, управляемые перепадом

В триггерах, управляемых перепадом, используют одну последовательность тактовых импульсов, но новое состояние триггера устанавливается только после окончания действия тактирующего импульса. В отличие от триггеров с внутренней задержкой в триггерах, управляемых перепадом, для устранения гонок используются дополнительные бистабильные ячейки. Не рассматривая всех вариантов исполнения таких триггеров, остановимся подробнее только на схеме MS с инвертором и схеме трех триггеров. Более подробно варианты схем триггеров представлены в книге …

Триггер, управляемый перепадом, по схеме MS с инвертором.

Схема RS-триггера , управляемого перепадом, по схеме MS с инвертором показана на рис. 15.33. В отличии от двухтактного триггера по схеме MS в данном типе триггера подается одна последовательность тактовых импульсов, причем на триггер S синхронизирующий сигнал поступает через инвертор. Триггер M собран на элементах DD1 DD4 , триггер S – на элементах DD6DD9.

Если на синхронизирующем входе присутствует уровень логического нуля (С= «0»), то запись новой информации в триггер M запрещена. При любом коде на входах R и S на выходах элементов DD1 , DD2 имеем код DD1 = «1», DD2 = «1», и БЯ на элементах DD3 и DD4 находится в режиме хранения. На выходе инвертора DD5 получаем инвертированный сигнал = «1». Этот сигнал подается на синхронизирующие входы триггера S . Информация с выходов триггера M (Q и ) переписывается в триггер S . Оба триггера M и S находится в одинаковом состоянии.

При поступлении тактирующего сигнала на вход С (С= «1») информация с входов R и S записывается в триггер M . Код на выходах Q и соответствует новому состоянию триггера. На выходах инвертора DD5 имеем сигнал = «0», запись в триггер S блокирована. Код на выходах Q и триггера S сохраняется до тех пор, пока сигнал синхронизации С= «1» .

После прихода сигнала синхронизации с уровня, соответствующего логической единице (С= «1»), на уровень логического нуля (С= «0») запись новой информации в триггер M вновь блокируется, и через инвертор DD5 разрешается перезапись информации с триггера M в триггер S. На выходах Q и устанавливается новое состояние, соответствующее коду, который присутствует на входах R и S перед поступлением на вход синхронизации С перепада с единицы на ноль. Обозначение RS – триггера, управляемого перепадом с единицы на ноль, показано на рис. 15.35. Так же, как и при обозначении двухтактного триггера, в обозначении триггера, управляемого перепадом, ставят буквы: «ТТ».

Входы , , показанные на рис. 15.33, служат для асинхронной установки триггера в единичное или нулевое состояние в соответствии с таблицей переходов RS - триггера. Сигналы , подают параллельно на БЯ триггеров M и S , что обеспечивает одновременную асинхронную установку обоих триггеров в соответствующее состояние. При работе триггера по синхронным входам, асинхронные входы должны быть отключены. В схеме, показанной на рис. 15.33, это можно сделать, подав на входы , логические единицы (= «1», = «1»). Обозначение RS – триггера, управляемого перепадом из единицы на ноль и имеющего дополнительные асинхронные входы, показано на рис. 15.36. Подобно триггерам с внутренней задержкой и многотактным триггерам триггеры, управляемые перепадом, используют для борьбы с гонками. Проиллюстрируем это положение на примере работы счетного триггера, управляемого перепадом, выполненного по схеме MS с инвертором. Счетный триггер можно построить на основе RS – триггера, показанного на рис. 15.33, если ввести обратные связи с выходов Q и на входы R и S соответственно. Эти соединения показаны на рис. 15.33 пунктиром. Отметим, что Т- триггер имеет только один вход С сигнала синхронизации RS – триггера. Входы R и S как внешние выводы не могут быть использованы, так как они задействованы под обратные связи. Отключим , входы, для чего подадим нам них логические единицы. Полагая, что входы , отключены, в дальнейшем их рассматривать не будем.

Пусть в исходном состоянии оба триггера M и S записан нуль, так что Q = «0», = «1», Q = «0», = «1». Временные диаграммы работы триггера (рис. 15.33) в счетном режиме показана на рис. 15.37. На вход Т подаем последовательность синхроимпульсов. С выхода элемента DD5 снимаем инверсию этих импульсов. На выходах элементов DD3 (Q ) и DD8 (Q) имеем логические нули, на выходах элементов DD4 () и DD9 () логические единицы. Логический нуль на входе Т установит на выходах логических элементов DD1 , DD2 логические единицы. Поскольку на выходе DD3 логический нуль, с выхода элемента DD6 снимем логическую единицу. На обоих входах элемента DD7 логические единицы, на выходе этого элемента присутствует логический ноль. Этот ноль подтверждает нулевое состояние БЯ на элементах DD8 , DD9 .

В момент времени t1 на входе Т переходит на уровень логической единицы , сигнал на выходе DD5 - на уровень логического нуля. Логический ноль на выходе элемента DD5 обеспечит получение логической единицы на выходах элементов DD6 , DD7 . БЯ на элементах DD8 , DD9 переходит в режим хранения. Состояние ее выходов Q и остается неизменным до тех пор, пока сигнал на входе Т= «1». Постоянство сигнала на выходах Q и обеспечивает устойчивый переход триггера M в единичное состояние. При этом нуль на выходе DD8 сохраняет единицу на выходе DD2 , а две единицы на входах элемента DD1 переводит его выход в состояние нуля.

В момент времени t2 состояние входа Т переходит с уровня логической единицы на уровень логического нуля, на выходе инвертора DD5 - с уровня логического нуля на уровень логической единицы. На выходах элементов DD1 , DD2 код снова равен DD1 = «1», DD2 = «1». БЯ на элементах DD3 и DD4 переходит в режим хранения. Ее состояние остается неизменным до прихода следующего импульса на счетный вход Т . Единичный сигнал на выходе DD5 и единица на выходе элемента DD3 переводит сигнал на выходе элемента DD6 на уровень нуля. Ноль на выходе элемента DD4 удерживает сигнал на выходе элемента DD7 на уровне логической единицы. Уровни сигналов на выходе БЯ DD8 , DD9 принимает значение, соответствующее единичному состоянию триггера. Далее процесс переключения триггера проходит подобным образом.

Из временной диаграммы рис. 15.37 следует, что сигнал на выходе триггера M изменяется по приходу на входе Т с нуля на единицу. Сигнал на выходе триггера S изменяется по окончанию тактового импульса на входе Т единицы на ноль. Постоянство уровней на выходах Q и в течение интервала, пока Т = & обеспечивает однозначность переключения триггера и отсутствие гонок.

Импульсы на выходах всех элементов, кроме инвертора DD5 следует с частотой, в два раза меньшей частоты следования импульсов на входе Т. Сигнал на выходе элемента DD2 имеет импульсы, совпадающего по длительности с импульсом на входе Т. Сигнал на выходе элемента DD2 соответствует переходу счетного триггера из единичного состояния в нулевое, что видно из применения состояния выходов Q (выход DD8) и (выход DD9) триггера. Следовательно, импульсы на выходе элемента DD2 можно рассматривать как инвертированный сигнал переноса при добавлении к единичному состоянию триггера очередного счетного импульса. Аналогично, импульс на выходе элемента DD1 можно считать как инвертированный сигнал заема при вычитании из нулевого состояния триггера очередного счетного импульса, поступившего на вход Т.

Триггер, управляемый переходом, выполненный по схеме MS не требует подбора времени задержки срабатывания отдельных компонентов схемы, как это имеет место в триггере с внутренней задержкой. Однако схема триггера, управляемого переходом по схеме MS с инвертором обладает низкой помехоустойчивостью. Низкая устойчивость объясняется теми же причинами, что и низкая помехоустойчивость синхронно RS триггера на элементах И – НЕ , когда помеха, поступившая на входы БЯ может применить их состояние и запомнится.

Минимальная длительность сигнала на входе Т определяется требованием надежного установления нового хода на выходах триггера М и ранга.

t4 =2t3сри-не (15.16)

Время установления хода на выходах триггера после прихода перехода с единицы на ноль на вход С равно времени задержки срабатывания инвертора DD5 и время задержки срабатывания

триггера S: t3тг=4t3ср и-не (15.17) Максимальная частота переключения триггера по схеме MS с инвертором (рис. 15.33):

(15.17)

Цифровые схемы - преобразование вьетнамки

В предыдущей главе мы обсудили четыре триггера, а именно: триггер SR, триггер D, триггер JK и триггер T. Мы можем преобразовать один триггер в оставшиеся три триггера, добавив некоторую дополнительную логику. Таким образом, всего будет получено двенадцать конвертаций .

Выполните следующие шаги для преобразования одного триггера в другой.

  • Рассмотрим таблицу характеристик желаемого триггера.

  • Заполните значения возбуждения (входы) данного триггера для каждой комбинации текущего состояния и следующего состояния. Таблица возбуждения для всех триггеров показана ниже.

Рассмотрим таблицу характеристик желаемого триггера.

Заполните значения возбуждения (входы) данного триггера для каждой комбинации текущего состояния и следующего состояния. Таблица возбуждения для всех триггеров показана ниже.

Современное состояние Следующее состояние SR триггерные входы D триггерный ввод JK триггерные входы Т триггер ввода
Q (T) Q (T + 1) S р D J К T
0 0 0 Икс 0 0 Икс 0
0 1 1 0 1 1 Икс 1
1 0 0 1 0 Икс 1 1
1 1 Икс 0 1 Икс 0 0
  • Получите упрощенные выражения для каждого входа возбуждения. При необходимости используйте Kmaps для упрощения.

  • Нарисуйте принципиальную схему нужного триггера в соответствии с упрощенными выражениями, используя заданный триггер и необходимые логические элементы.

Получите упрощенные выражения для каждого входа возбуждения. При необходимости используйте Kmaps для упрощения.

Нарисуйте принципиальную схему нужного триггера в соответствии с упрощенными выражениями, используя заданный триггер и необходимые логические элементы.

Теперь давайте конвертируем несколько шлепанцев в другие. Выполните тот же процесс для оставшихся конверсий триггера.

SR Flip-Flop в другие преобразования Flip-Flop

Ниже приведены три возможных преобразования SR-триггера в другие триггеры.

  • SR триггер на D триггер
  • SR триггер на JK триггер
  • SR триггер к T триггеру

SR-триггер в D-триггер

Здесь данный триггер является SR триггером, а желаемый триггер — D триггером. Поэтому рассмотрим следующую таблицу характеристик D триггера.

D триггерный ввод Современное состояние Следующее состояние
D Q (T) Q (t + 1)
0 0 0
0 1 0
1 0 1
1 1 1

Мы знаем, что триггер SR имеет два входа S & R. Итак, запишите значения возбуждения триггера SR для каждой комбинации значений текущего состояния и следующего состояния. В следующей таблице показана таблица характеристик D-триггера вместе с входами возбуждения SR-триггера.

D триггерный ввод Современное состояние Следующее состояние SR триггерные входы
D Q (T) Q (t + 1) S р
0 0 0 0 Икс
0 1 0 0 1
1 0 1 1 0
1 1 1 Икс 0

Из приведенной выше таблицы мы можем написать логические функции для каждого входа, как показано ниже.

$$ S = M_ {2} + d- {3} $$

$$ R = M_ {1} + d- {0} $$

Мы можем использовать 2 переменные K-Maps для получения упрощенных выражений для этих входных данных. K-карты для S & R показаны ниже.

Итак, мы получили S = ​​D & R = D ‘после упрощения. Принципиальная электрическая схема D триггера показана на следующем рисунке.

Эта схема состоит из триггера SR и инвертора. Этот инвертор производит выход, который является дополнением к входу D. Таким образом, общая схема имеет один вход, D и два выхода Q (t) и Q (t) ‘. Следовательно, это D-триггер . Точно так же вы можете сделать два других преобразования.

D Триггер на другие триггеры

Ниже приведены три возможных преобразования D-триггера в другие триггеры.

  • D триггер к T триггеру
  • D триггер на SR триггер
  • D триггер на JK триггер

D триггер-конверсия в T-триггер

Здесь данный триггер является D триггером, а желаемый триггер — T триггером. Поэтому рассмотрим следующую таблицу характеристик T-триггера.

Т триггер ввода Современное состояние Следующее состояние
T Q (T) Q (t + 1)
0 0 0
0 1 1
1 0 1
1 1 0

Мы знаем, что D триггер имеет один вход D. Итак, запишите значения возбуждения D триггера для каждой комбинации значений текущего состояния и следующего состояния. В следующей таблице показана таблица характеристик T-триггера вместе с входом возбуждения D-триггера.

Т триггер ввода Современное состояние Следующее состояние D триггерный ввод
T Q (T) Q (t + 1) D
0 0 0 0
0 1 1 1
1 0 1 1
1 1 0 0

Из приведенной выше таблицы мы можем прямо написать булеву функцию D, как показано ниже.

$$ D = T \ oplus Q \ left (t \ right) $$

Итак, нам требуется два входных вентиля Exclusive-OR вместе с D-триггером. Принципиальная электрическая схема T-триггера показана на следующем рисунке.

Эта схема состоит из триггера D и логического элемента Exclusive-OR. Этот вентиль Exclusive-OR производит вывод, который является Ex-OR для T и Q (t). Таким образом, общая схема имеет один вход, T и два выхода Q (t) и Q (t) ‘. Следовательно, это T-триггер . Точно так же вы можете сделать два других преобразования.

JK Flip-Flop в другие преобразования Flip-Flop

Ниже приведены три возможных преобразования JK триггера в другие триггеры.

  • JK триггер к T триггеру
  • JK триггер на D триггер
  • JK триггер на SR триггер

JK триггер к T-триггеру

Здесь данный триггер является JK триггером, а желаемый триггер — T триггером. Поэтому рассмотрим следующую таблицу характеристик T-триггера.

Т триггер ввода Современное состояние Следующее состояние
T Q (T) Q (t + 1)
0 0 0
0 1 1
1 0 1
1 1 0

Мы знаем, что триггер JK имеет два входа J & K. Итак, запишите значения возбуждения триггера JK для каждой комбинации значений текущего состояния и следующего состояния. В следующей таблице показана таблица характеристик T-триггера вместе с входами возбуждения триггера JK.

Т триггер ввода Современное состояние Следующее состояние JK триггерные входы
T Q (T) Q (t + 1) J К
0 0 0 0 Икс
0 1 1 Икс 0
1 0 1 1 Икс
1 1 0 Икс 1

Из приведенной выше таблицы мы можем написать логические функции для каждого входа, как показано ниже.

$$ J = M_ {2} + d- {1} + d- {3} $$

$$ K = M_ {3} + d- {0} + d- {2} $$

Мы можем использовать две переменные K-Maps для получения упрощенных выражений для этих двух входов. K-карты для J & K показаны ниже.

Итак, мы получили, J = T & K = T после упрощения. Принципиальная электрическая схема T-триггера показана на следующем рисунке.

Эта схема состоит только из триггера JK. Не требует никаких других ворот. Просто подключите один и тот же вход T к обоим J & K. Таким образом, общая схема имеет один вход, T и два выхода Q (t) и Q (t) ‘. Следовательно, это T-триггер . Точно так же вы можете сделать два других преобразования.

T Триггер на другие триггеры

Ниже приведены три возможных преобразования T-триггера в другие триггеры.

  • T триггер в D триггер
  • Т-триггер на SR-триггер
  • Т-триггер на JK-триггер

T триггер в D конвертацию

Здесь данный триггер является T триггером, а желаемый триггер — D триггером. Поэтому рассмотрим таблицу характеристик D триггера и запишите значения возбуждения T триггера для каждой комбинации значений текущего состояния и следующего состояния. В следующей таблице показана таблица характеристик D триггера вместе с входом возбуждения T триггера.

D триггерный ввод Современное состояние Следующее состояние Т триггер ввода
D Q (T) Q (t + 1) T
0 0 0 0
0 1 0 1
1 0 1 1
1 1 1 0

Из приведенной выше таблицы мы можем прямо написать булеву функцию T, как показано ниже.

$$ T = D \ oplus Q \ left (t \ right) $$

Итак, нам требуется два входных вентиля Exclusive-OR вместе с T-триггером. Принципиальная электрическая схема D триггера показана на следующем рисунке.

Эта схема состоит из T-триггера и логического элемента Exclusive-OR. Этот вентиль Exclusive-OR производит вывод, который является Ex-OR для D и Q (t). Таким образом, общая схема имеет один вход, D и два выхода Q (t) и Q (t) ‘. Следовательно, это D-триггер . Точно так же вы можете сделать два других преобразования.

Лекция 10. Последовательностные схемы. Триггеры

Последовательная логика. RS -триггер.

Последовательная логика. RS-триггер. Рассмотренные до этого момента логические схемы это схемы комбинационной логики. В схемах комбинационной логики состояние выходов однозначно определяется состоянием

Подробнее

«КУБАНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ»

Государственное образовательное учреждение высшего профессионального образования «КУБАНСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ» Физико-технический факультет Кафедра оптоэлектроники Методическое пособие к лабораторной

Подробнее

Лабораторная работа 2. Триггеры

Лабораторная работа 2. Триггеры Цель: Изучение назначения и принцип работы устройств триггера. Знакомство с базовыми устройствами триггер из библиотеки EWB. Оборудование: Электронная лаборатория Electronics

Подробнее

Комбинационные и последовательные схемы

Федеральное агентство по образованию Государственное образовательное учреждение высшего профессионального образования Ухтинский государственный технический университет Комбинационные и последовательные

Подробнее

Синтез и моделирование цифровых узлов

МИНОБРНАУКИ РОССИИ Государственное образовательное учреждение высшего профессионального образования Ухтинский государственный технический университет (УГТУ) Синтез и моделирование цифровых узлов Методические

Подробнее

12.-ТРИГГЕРЫ НА ЛОГИЧЕСКИХ ЭЛЕМЕНТАХ -триггеры на логических элементах не содержат навесных деталей и обладают лучшими параметрами по сравнению с транзисторными триггерами на дискретных элементах.

Подробнее

ТЕОРИЯ ДИСКРЕТНЫХ УСТРОЙСТВ

ФЕДЕРАЛЬНОЕ АГЕНТСТВО ЖЕЛЕЗНОДОРОЖНОГО ТРАНСПОРТА Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования «МОСКОВСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ПУТЕЙ СООБЩЕНИЯ»

Подробнее

RG=IN если E=1 и С: R RG=RG если E=0 E C C:

ЛАБОРАТОРНАЯ РАБОТА 3 Изучение работы триггеров и схем с памятью Задание: Изучить работу различных типов триггеров и реализовать последовательностную схему с регистром для хранения результата работы реверсивного

Подробнее

4. ЛАБОРАТОРНАЯ РАБОТА 3 RS И D-ТРИГГЕРА

4. ЛАБОРАТОРНАЯ РАБОТА 3 RS И D-ТРИГГЕРА Цель занятия: построение и ознакомление с работой основных схем RS и D триггеров с помощью инструментальных средств цифровой части пакета EWB, закрепления теоретического

Подробнее

Дисциплина «Микроэлектроника»

Дисциплина «Микроэлектроника» ТЕМА: «Цифровые микроэлектронные устройства последовательностного типа». Часть 2. Легостаев Николай Степанович, профессор кафедры «Промышленная электроника» Содержание Регистры.

Подробнее

СБОРНИК ЛАБОРАТОРНЫХ РАБОТ

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РОССИЙСКОЙ ФЕДЕРАЦИИ Лукьяненко Е.Б. КАФЕДРА КОНСТРУИРОВАНИЯ ЭЛЕКТРОННЫХ СРЕДСТВ СБОРНИК ЛАБОРАТОРНЫХ РАБОТ «Комбинационные и последовательностные цифровые схемы» ч. ФЭП по курсам

Подробнее

Контрольная работа по электротехнике.

Государственное образовательное учреждение высшего профессионального образования Московский государственный индустриального университета Кировский филиал Контрольная работа по электротехнике. В процессе

Подробнее

ИССЛЕДОВАНИЕ СЧЁТЧИКОВ ИМПУЛЬСОВ

Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Высшая школа экономики" Факультет: Московский институт электроники и математики

Подробнее

Элементарные автоматы

Элементарные автоматы Элементарный автомат устройство с памятью, имеющее два устойчивых состояния и обладающее полнотой переходов и выходов. D-триггер: t Dt. Триггеры с одним входом t Dt С _ D Условное

Подробнее

Перечень используемого оборудования и ПО

Лабораторная работа 7 Наименование работы Разработка цифровых систем на основе автоматной модели Цель работы 1. Закрепить понятие конечного автомата на примере разработки счетчика или регистра общего назначения

Подробнее

13.3. ДВОИЧНЫЕ СЧЕТЧИКИ ИМПУЛЬСОВ

13.3. ДВОИЧНЫЕ СЧЕТЧИКИ ИМПУЛЬСОВ Счетчиком импульсов называют устройство, предназначенное для подсчета числа импульсов, поступающих на его вход, и хранения результата счета в виде кода. Счетчики импульсов

Подробнее

Проектирование двоичных счетчиков

Федеральное агентство по образованию Российской Федерации Ухтинский государственный технический университет Проектирование двоичных счетчиков Методические указания к выполнению курсовой работы УХТА 2007

Подробнее

ЭЛЕКТРОНИКА И МИКРОПРОЦЕССОРНАЯ ТЕХНИКА

Министерство образования Российской Федерации Южно-Российский государственный политехнический университет (НПИ) имени М.И. Платова В.В. Гречихин ЭЛЕКТРОНИКА И МИКРОПРОЦЕССОРНАЯ ТЕХНИКА Методические указания

Подробнее

ЭЛЕКТРОННАЯ БИБЛИОТЕЧНАЯ СИСТЕМА

Федеральное агентство связи Федеральное государственное образовательное бюджетное учреждение высшего профессионального образования ПОВОЛЖСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ТЕЛЕКОММУНИКАЦИЙ И ИНФОРМАТИКИ

Подробнее

Работа 8. Исследование мультиплексоров

Работа 8. Исследование мультиплексоров Цель работы: изучение принципов построения, практического применения и экспериментального исследования мультиплексоров Продолжительность работы 4 часа. Самостоятельная

Подробнее

ЛАБОРАТОРНАЯ РАБОТА 1

ЛАБОРАТОРНАЯ РАБОТА 1 СИНТЕЗ КОМБИНАЦИОННЫХ УСТРОЙСТВ ПО ЗАДАННОЙ ЛОГИЧЕСКОЙ ФУНКЦИИ Цель работы: 1. Изучение способов синтеза комбинационных устройств по заданной логической функции. 2. Построение комбинационных

Подробнее

СХЕМОТЕХНИКА: ЛАБОРАТОРНЫЙ ПРАКТИКУМ

ФГБОУ ВО «Воронежский государственный технический университет» С.А. Акулинин СХЕМОТЕХНИКА: ЛАБОРАТОРНЫЙ ПРАКТИКУМ Утверждено учебно-методическим советом университета в качестве учебного пособия Воронеж

Подробнее

Персональный сайт - Триггеры

Триггер - это запоминающее устройство, хранящее одно из двух состояний - либо 0 либо 1.

Содержание

Является синхронным триггером

Таким образом триггер сохраняет значение поданное на вход D.

Рис. 14. Условное обозначение D-триггера, его реализация и временные диаграммы его работы.

Рис. 15. Временные диаграммы.

При C=0 и R=S=1 возникает запрещенное состояние.

Предназначен для хранения информации на входе D при C=1

Рис. 16. Условное обозначение T-триггера.

Триггер при подаче сигнала синхронизации меняет значение на выходе на противоположное. Может иметь вход стробирования Е (при Е=0 триггер не изменяет значение на выходе ни при каких условиях).

 

Рис. 17. Схема T-триггера.

Если импульс синхронизации короткий (менее времени переключения триггера) то триггер работает в штатном режиме. При длительном импульсе синхронизации возможен автоколебательный режим.

Может быть реализован и на синхронном RS-триггере (рис. 5.3).

Рис. 18. Реализация T-триггера на базе RS-триггера.

Короткие импульсы синхронизации (менее времени срабатывания триггера) не совсем удобны для управления триггерами. Как вариант модернизации существуют двухступенчатые триггеры. Они реагируют на смену значения на входе синхронизации (фронт:0-1, либо спад:1-0).

В основе - RS триггер.

Рис. 19. Общий вид двухступенчатых триггеров.

Перезапись из первой во вторую ступень происходит при смене значения входа синхронизации.

Двухступенчатый синхронный RS-триггер

Рис. 20. Схема двухступенчатого синхронного RS-триггера.

Запись происходит по спаду (изменение с 1 до 0). Основа - два обычных RS-триггера. Запись в первый триггер происходит при С=1 (второй триггер в это время в режиме хранения). При смене значения С на С=0 происходит запись значений из первого триггера во второй. Таким образом запись происходит по спаду сигнала синхронизации С (это обозначается наклонной чертой на входе синхронизации в обозначении триггера на схеме - см. рис 6.3).

Рис. 21. Условное обозначение двухступенчатого синхронного RS-триггера.

Двухступенчатый D-триггер

Рис. 22. Схема и условное обозначение двухступенчатого D-триггера.

Логика работы та же что и у RS-триггера. С=1 - запись в первый триггер, С=0 - запись из первого во второй (запись по спаду).

Двухступенчатый JK-триггер

Рис. 23. Схема двухступенчатого JK-триггера.

Поведение аналогично предыдущим триггерам кроме состояния J=1 K=1. Рассмотрим это состояние. При J=1K=1 и C=1 возникает автоколебательный процесс: 0, 1, 0, 1 и т.д. JK-триггер должен переключаться в состояние, противоположное тому, в котором находится 2-й триггер, т.е. используются только внутренние обратные связи (ОС).

Для устранения этого недостатка можно модифицировать схему (рис. 24)

Рис. 24. Схема двухступенчатого JK-триггера (без автоколебательного процесса).

Особенность схемы - наличие глубокой обратной связи (а именно, связи выходов второй ступени со входами первой ступени). В результате в триггер первой ступени записываются только значения. противоположные значениям на выходе, поэтому нет колебательного процесса (и генерации случайных чисел заодно).

Двухступенчатые триггеры изменяют свои значения по спаду/фронту синхроимпульса, поэтому длительность импульсов не важна.

Приведенные выше (рис. 23 и 24) схемы являются базовыми, теперь следует рассмотреть конкретные реализации.

Рис. 25. Реализация двухступенчатого JK-триггера на базе элементов "И-НЕ".

На входы D1 и D2 идет обратная связь с выходов D7, D8. Запись происходит при условии, что на выходах D1 и D2 одновременно присутствуют "1" (запись во вторую ступень). Запись в первую ступень происходит при противоположных значениях на выходах D7, D8. Запись в первую ступень происходит либо при C=1, либо при J=K=0. Перезапись - при C=0 (на выходах D1 и D2 - единицы).

Еще эту схему можно получить на базе RS-триггеров (вывод схемы - на рис. 26)

Рис. 26. Реализация двухступенчатого JK-триггера на основе RS-триггера (вывод схемы).

Рис. 27. Пример универсального триггера.

При необходимости в схему можно ввести асинхронные входы установки в 0 и 1 - они устанавливают схему независимо от схемы управления. Триггер сч такими входами называется универсальным (т.е. он имеет и синхронные. и асинхронные входы установки). Асинхронные входы нужны для инициализации. Пример - рис 27, вход Reset переустановка всех компонентов схемы в начальное состояние. В режиме хранения требуется реагирование на синхронные входы (на их значения). При режиме записи - приоритет у асинхронных входов.

 

Универсальный JK-триггер

Рис. 28. Обозначение универсального JK-триггера.

Имеет как синхронные, так и асинхронные входы установки. Конъюнкции D1 и D2 могут быть и 3х-входовыми, и 6-тивходовыми, а могут иметь и большую размерность, следовательно, вместо одного сигнала J приходят несколько сигналов, объединенных конъюнкциями. Другими словами, на входе появляется "1", если на всех J - "1". Для входа K ситуация аналогичная.

 

Классическая схема ступенчатого D-триггера представлена на рисунке 29.

Рис. 29. Разработка ступенчатого D-триггера.

Состоит из трех асинхронных RS-триггеров (состоят из D1-D2, D3-D4, D5-D6 соответственно). Первую ступень образуют два триггера: (D1-D2) и (D3-D4), а вторая образуется, соответственно, на базе *D5-D6).

Первую ступень образуют два триггера: (D1-D2) и (D3-D4), а вторая образуется, соответственно, на базе *D5-D6).

T3 - с инверсными входами (рем хранение - оба значения равны "1"). Если C=0, то T2=T3=1, то есть при C=0T3=1, а при C=1 T3 определяется тем, что подается на вход D.

При C=0,D=0 в T1 записывается некоторое значение, а T2 находится в запрещенном состоянии (две "1").

Если при C=1 T2=1 и T3=0, то произойдет переход в режим записи и произойдет запись "0" во вторую ступень.

Рассмотрим случай, когда C=0,D=1. Пусть D4=0, вход D4=0, тогда D1=1, можно наблюдать противоположную картину: T2 находится в режиме записи значения, а T1 - в запрещенном состоянии.

Рис. 8.2. Условное обозначение ступенчатого D-триггера.

При переключении C из "0" в "1" на D3 происходит то же изменение, что и на D2 - переход из 1 в 0. Тогда T3 находится в режиме записи логической единицы:

(0)Q→1 (1)¯Q→0

При C=1 значение на входе D поменяется: 1→0, выход D4 установится в значение логической "1", поэтому D1 станет равным 1 (его значение на выходе не меняется, на D2 - то же самое (только там - логический 0), поэтому значение на выходе D3 не меняется за счет D1 и D2).

При C=1 значение на входе D изменяется в порядке 1→0→1, значение D3 меняться не будет. Следовательно, при C=0 на выходе значение не будет меняться, при C=1 значение на выходе тоже не меняется. Таким образом, запись производится при переключении с 0 на 1 (по фронту).

  • Первый триггер - для фиксации того, что хотим записать "0";
  • Второй триггер - для фиксации того, что хотим записать "1".

В итоге, при C:0→1 происходит запись, то есть переключение в другое состояние (или в запрещенное состояние).

Рис. 30. Условное обозначение ступенчатого D-триггера.

Рис. 31. Преобразование ступенчатого D-триггера в универсальный.

Рис. 32. Условное графическое обозначение универсального D-триггера.

 

Методические указания к практической работе "Моделирование и исследование логики работы триггеров и регистров."

Практическая работа №7

Тема работы: Моделирование и исследование логики работы триггеров и регистров.

Цель работы: ознакомление с принципом работы триггеров и регистров, получение практических навыков в построении и контроле работоспособности триггеров и регистров, а также исследование логики работы триггеров и регистров в различных режимах методом моделирования с использованием программы Electronics Workbench.

 

Теоретическая часть

 Общие сведения об элементах памяти бортовых цифровых вычислительных устройств

       Для построения цифровых устройств кроме логических элементов требуются элементы памяти, предназначенные для хранения двоичных кодов в течение требуемого времени.

     

 

 

 

 

 

 

 

 

        В качестве статического элемента памяти используются бистабильные ячейки (БЯ), имеющие два устойчивых состояния. Бистабильные ячейки могут быть построены на двух логических элементах И-НЕ или ИЛИ-НЕ, соединенных перекрёстными связями (см. рисунок 1). 

 

 

 

 

 

 

 

 

 

 

         В качестве элементов памяти используются так называемые триггеры. Триггер - это цифровая электронная схема с двумя устойчивыми состояниями, которые устанавливаются при подаче соответствующей комбинации входных сигналов и сохраняются после снятия этих сигналов. Структурная схема триггера показана на рисунке 2. Триггер имеет несколько входов и два выхода -  прямой и инверсный              .    Сигналы на выходах триггера всегда имеют различные значения. Если на прямом выходе сигнал равен 1, то на инверсном - 0 и наоборот. Состояние триггера определяется значением сигнала на прямом выходе (Q).  Если сигнал на прямом выходе равен 1, то триггер находится в состоянии 1.

      Триггеры могут быть синхронными или асинхронными. Если изменения сигнала Q происходит только при наличии специального сигнала С, являющегося сигналом синхронизации, то такой триггер называется синхронным триггером. Синхронизация триггера может происходить либо по уровню сигнала, либо по фронту сигнала (переднему или заднему).

     Асинхронный триггер не имеет входа синхронизации, поэтому переключение триггера происходит только при поступлении на вход информационных входных сигналов X.

     Логика переключения триггера из одного состояния в другое зависит от количества и назначения входов.   Наиболее часто используются в цифровой технике следующие типы триггеров: RS-триггеры, JK-триггеры, D-триггеры и T-триггеры. Буквами R, S, J, K, D и T обозначаются информационные   входы триггеров (Х).

 

Асинхронные и синхронные триггеры разных типов

Асинхронные RS-триггеры

     Асинхронный RS-триггер имеет два информационных входа - R и S. Вход S используется для установки триггера в состояние 1, а вход R - для установки в состояние 0.

     Работа триггера описывается таблицей переходов, которая имеет вид таблицы 1.      

Таблица 1

Входы

Состояния

R

S

 Q(0)

Q(1)

0

0

0

1

0

1

1

1

1

0

0

0

1

1

Не определено

        Из таблицы 1 может быть получено уравнение переходов триггера. После минимизации (например, с использованием карт Карно) уравнение переходов примет вид:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

      Из   уравнения следует, что при S=1, R=0 всегда Qt+1=1, при S=0, R=1 всегда Qt+1=0, а при S=0, R=0 Qt+1=Qt.  Комбинация сигналов S=1, R=1 является запрещенной, так состояние триггера не определено.  

      Для построения триггера на элементах И-НЕ уравнение необходимо преобразовать (двойным инвертированием) к другому виду:

 

Для построения триггера на элементах ИЛИ-НЕ уравнение имеет вид:

 

      Функциональные схемы асинхронных RS-триггеров, построенные на элементах ИЛИ-НЕ (слева) и И-НЕ (справа), и их условные графические обозначения (УГО) показаны на рисунке 3.

        Как видно из рисунка 3, асинхронный RS-триггер представляет собой бистабильную ячейку, построенную на элементах И-НЕ или ИЛИ-НЕ.  

       При построении RS-триггера на элементах И-НЕ действующими установочными сигналами являются инверсные значения информационных сигналов R и S.

 

 

 

Синхронные RS-триггеры    

       Синхронный триггер дополнительно имеет вход синхронизации C, на который поступает синхросигнал. Информационные сигналы R и S воздействуют на состояние триггера только при значении синхросигнала С=1.

     Таблица переходов синхронного RS-триггера состоит из двух частей. Первая часть таблицы описывает переходы триггера при С=1 и совпадает с таблицей переходов асинхронного триггера (см. таблицу 1), а вторая – при С=0.

     При С=0 триггер не меняет своего состояния при любой комбинации сигналов на информационных входах R и S. В этом случае всегда Qt+1= Qt.

      Уравнение синхронного RS-триггера имеет вид:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

     Из уравнения следует, что при С=0  Qt+1= Qt, а при С=1                          т.е. работа  описывается уравнением асинхронного триггера. На рисунке 6.4 приведены функциональные схемы синхронных RS-триггеров, реализованных на элементах И - НЕ для уравнения 

 

 

и на элементах И-ИЛИ-НЕ для уравнения

 

 

     На рисунке 4, кроме основных входов R и S, показаны дополнительные инверсные асинхронные входы R1  и  S1.

Двухтактные RS-триггеры

      Триггеры в ЭВМ используются в различных узлах, между которыми   осуществляется передача информации. Устойчивая работа цепочки триггеров возможна только в том случае, если запись новой информации в триггер осуществляется после считывания ранее записанной информации и передачи её в следующий по цепочке триггер. Это возможно при использовании двух серий синхроимпульсов, сдвинутых относительно друг друга на 180о. Такой принцип управления и синхронизации применяется в двухтактных триггерах. 

       Простейшая схема двухтактного RS-триггера может быть построена на двух однотактных триггерах, причём синхроимпульсы на входы С первого и второго триггеров должны подаваться в противофазе. Это делается с помощью инвертора (см. рисунок 5).

 

        При поступлении на вход первого однотактного триггера импульса С=1   информация на входах R и S устанавливает триггер в соответствующее новое состояние Qt+1, а второй однотактный триггер хранит информацию о предыдущем   состоянии Qt, так как на его входе С сигнал равен нулю. По окончании действия синхроимпульса, т.е. при С=0, первый триггер переходит в режим хранения, а информация Qt+1, записанная в первом триггере, передается во второй, так как на его входе С сигнал становится равным единице. В результате к началу следующего такта на выходе двухтактного RS-триггера появится сигнал, определяемый состоянием Qt+1 первого триггера. В таком триггере выходной сигнал формируется по заднему фронту синхроимпульса.

Двухтактный синхронный RS-триггер может быть использован для построения   других типов триггеров, таких как D-, T-  и JK-триггеров.

     Для установки RS-триггера в 0 или 1 независимо от присутствия сигнала на входе С в схему вводят прямые или инверсные входы R и S асинхронной установки, как показано на рисунке 6

 

 

 

        

.

 

 

 

 

 

 

 

 

 

 

 

Асинхронный и синхронный D-триггеры

     В вычислительной технике широко применяется D-триггер, который реализует функцию временной задержки входного сигнала. D-триггер имеет один информационный вход. Логика работы асинхронного D -триггера описывается таблицей переходов, которая имеет вид таблицы 2.

По таблице 2 может быть записано уравнение переходов D-триггера:

Qt+1 = Dt,

где:  t - текущий момент времени; t+1 - последующий  момент времени.

        Таблица 2

Вход

Состояния

D

 Q(0)

 Q(1)

0

0

0

1

1

1

      Как видно из уравнения, в асинхронном D-триггере состояние (выходной сигнал) Qt+1повторяет значение входного сигнала Dt. Поэтому асинхронный D-триггер по существу является не элементом памяти, а элементом задержки, и рассматривается только как основа для построения синхронного D-триггера.

       Функциональная схема и УГО асинхронного D-триггера, построенного на основе асинхронного RS-триггера, показаны на рисунке 7. 

 

 

 

 

 

 

 

 

 

         Для построения счётчиков, регистров и других цифровых схем используются   синхронные D-триггеры как однотактные, так и двухтактные. Логика работы синхронного D-триггера описывается таблицей переходов, которая имеет вид таблицы 3.

Входы

Состояния

C

D

Q(0)

Q(1)

1

0

0

0

1

1

1

1

0

0

0

1

0

1

0

1

Таблица 3

       Уравнение переходов синхронного триггера, записанное по таблице 6.3, имеет следующий вид:                                

 

     В соответствии с уравнением синхронный D-триггер при С=0 сохраняет свое состояние, а при С=1 работает как асинхронный.

      Функциональная схема синхронного D-триггера на элементах ИЛИ-НЕ приведена на рисунке 8.     

     

 

 

 

 

 

 

 

 

 

 

 

 

 

 

     Функциональная схема двухтактного D-триггера, построенного на основе двухтактного RS- триггера, приведена на рисунке 9.

 

Асинхронный и синхронный T-триггеры

        Т-триггер имеет один информационный вход. Логика работы асинхронного Т-триггера может быть описана таблицей переходов, которая имеет вид таблицы 4.

  Таблица 4

Вход

Состояния

Т

 Q(0)

Q(1)

0

0

1

1

1

0

По таблице 4 может быть получено следующее уравнение асинхронного Т-триггера:                                                 

                                            

Как видно из таблицы 4 и уравнения триггера, при Т=1 асинхронный Т-триггер меняет свое состояние на противоположное, а при Т=0 состояние триггера не изменяется.

      Так как Т-триггер суммирует (или подсчитывает) по модулю два количество единиц, поступающих на его информационный вход, то Т-триггер называют также триггером со счетным входом.

       Логика работы синхронного Т-триггера описывается таблицей переходов, которая имеет вид таблицы 5.

Входы

Состояния

C

Т

 Q(0)

Q(1)

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

Таблица 5

     Из таблицы 5 видно, что при С=0 триггер не изменяет своего состояния, а при С=1 работает как асинхронный Т-триггер.

     Функциональная   схема Т-триггера может быть построена на основе синхронного RS-триггера (однотактного или двухтактного).

        Схема асинхронного Т-триггера приведена на рисунке 10, а синхронного Т-триггера - на рисунке 11. Обе схемы построены на основе синхронного двухтактного RS-триггера. Аналогичные схемы можно строить на основе однотактного RS-триггера. В двухтактных асинхронных Т-триггерах выходной сигнал формируется по заднему фронту входного сигнала Т, а в однотактных - по переднему фронту. В двухтактных синхронных Т-триггерах выходной сигнал формируется по заднему фронту сигнала С. 

        Схему асинхронного Т-триггера, в свою очередь, можно получить из D-триггера простой коммутацией входов и выходов (см. рисунок 12).

 

 

 

 

 

 

JK-триггер

   JK-триггер называется также универсальным триггером. Универсальность схемы JK-триггера состоит в том, что простой коммутацией входов и выходов можно получать схемы других типов триггеров.

  JK-триггер имеет два информационных входа. Вход J используется для установки триггера в состояние 1, а вход К -для установки в состояние 0, т.е. входы J и К аналогичны входам R и S RS-триггера. Отличие заключается в том, что на входы J и К могут одновременно поступать сигналы 1. В этом случае JК- триггер изменяет свое состояние на противоположное.

     Таблица переходов JK-триггера при С=1 имеет вид таблицы 6.

 Таблица 6

Входы

Состояния

J

K

Q(0)

Q(1)

0

0

0

1

0

1

0

0

1

0

1

1

1

1

1

0

      Из таблицы 6 можно получить следующее уравнение JK-триггера:

 

Следовательно, при J=1, K=0 всегда Qt+1=1, а при J=0, K=1 всегда Qt+1=0, т.е. JK-триггер работает как RS-триггер, если рассматривать входы J и K как входы S и R.

 

 

 

 

 

 

 В свою очередь, при J=1, K=1   _Qt+1=Qt, т.е. триггер переходит в противоположное состояние (работает как Т-триггер).    

   Функциональная схема двухтактного JK-триггера и УГО триггера показаны на рисунке 13. Примеры получения других типов триггеров на основе JK-триггера представлены на рисунок 14.

 

 

 

 

 

 

 

       JK-триггер, кроме основных информационных входов и входа синхронизации, может иметь также дополнительные информационные входы, например, дополнительные инверсные асинхронные входы R и S, которые используются для установки триггера в 0 или 1 независимо от значения сигнала на входе синхронизации.  Кроме того, триггер может иметь несколько входов J или K, объединенных по схеме И. 

 

 

Регистры.

Наиболее распространенным узлом цифровой техники и устройств автоматики являются регистры. Регистры строятся на базе синхронных одно- и двухступенчатых RS и D-триггеров. Регистры могут быть реализованы также на базе JK-триггеров.

Регистры с параллельным приемом и выдачей информации служат для хранения информации и называются регистрами памяти или хранения. Запись новой информации в регистр осуществляется после установки на входах D0 ... Dm новой цифровой комбинации при поступлении синхроимпульса С. Количество разрядов записываемой цифровой информации определяется разрядностью регистра, которая, в свою очередь, определяется количеством триггеров, образующих этот регистр. Регистры памяти могут быть реализованы на D-триггерах, если информация поступает на входы регистра в виде однофазных сигналов и на RS-триггерах, если информация поступает в виде парафазных сигналов. В некоторых случаях регистры могут иметь вход для установки выходов в состояние “0”. Этот асинхронный вход называют входом R “сброса” триггеров регистра. На рис. 15 приведены схемы четырехразрядных регистров памяти на D- и RS-триггерах, синхронизируемых уровнем и фронтом синхроимпульсов (обычно четыре триггера объединены в одном корпусе ИМС). На рисунке 15 показаны регистры хранения на D-триггерах, синхронизируемых фронтом (а) и на RS-триггерах, синхронизируемых фронтом (б). На рисунке 15, в показано УГО регистра.

 

Рисунок 15

Регистры с последовательным приемом или выдачей информации называются сдвиговыми регистрами или регистрами сдвига. Они могут выполнять функции хранения и преобразования информации (умножение и деление чисел двоичной системы счисления, преобразование параллельного кода в последовательный и наоборот и т.д.).

На рисунке 16, а и 16,б приведены схемы четырехразрядных регистров сдвига, реализованных на D- и RS-триггерах, а временные диаграммы, поясняющие работу регистра сдвига, приведены на рисунке 17.

Рисунок 16

Рисунок 17

Порядок выполнения работы

Задание 1. Построить на элементах 2И-НЕ и 2ИЛИ-НЕ схемы асинхронных RS-

триггеров (см. рисунок 3) и исследовать логику их работы в статическом режиме. Для этого собрать схемы с использованием пробников и переключателей.

Путем моделирования работы триггеров получить таблицы переходов и сравнить их с таблицей 1. Образцы схем для моделирования приведены на рисунке 18. Исследуемые схемы и таблицы занести в отчет.

Задание 2. Построить на элементах 2И-НЕ и 2-2И-2ИЛИ-НЕ схемы синхронных RS- триггеров (см. рисунок 4) и исследовать логику их работы в статическом режиме. Образцы схем для моделирования приведены на рисунке 19 и 20. В качестве элементов 2-2И-2ИЛИ-НЕ использована микросхема 7455, в которой располагается элемент 4-4И-2ИЛИ-НЕ. Исследуемые схемы и таблицы занести в отчет.

 

Задание 3. Исследовать в статическом режиме логику работы RS-триггера, который имеется в библиотеке программы. Для этого собрать схему, показанную на рисунке 21. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

Задание 4. Исследовать в статическом режиме логику работы двухтактного RS-триггера. Для этого собрать схему, показанную на рисунке 22. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

 

 

 

 

 

 

 

Задание 5. Исследовать в статическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 23. Получить таблицу переходов триггера и сравнить ее с таблицей 3. Исследуемую схему и таблицу занести в отчет.

 

 

 

 

 

 

 

Задание 6. Исследовать в динамическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 24. Для визуального наблюдения работы схемы установить частоту генератора 1 Гц. Зарисовать полученную осциллограмму. Исследуемую схему и таблицу занести в отчет.

Задание 7. Собрать и исследовать в статическом режиме схему синхронного D- триггера на элементе 2И-2И-2ИЛИ-НЕ, в качестве которого использовать микросхему 7451 с 2-мя элементами 2И-2И-2ИЛИ-НЕ. Схема для исследования показана на рисунке 25. Результаты исследования занести в отчет.

Задание 8. Собрать и исследовать микросхему 7474, состоящую из 2-х синхронных D-триггеров. Схема показана на рисунке 26. Результаты исследования занести в отчет.

Задание 9. Собрать схему и исследовать работу асинхронного Т-триггера, построенного на базе синхронного D-триггера в статическом режиме. Соответствующая схема показана на рисунке 27. В качестве синхронного D-триггера использовать микросхему 7474 с дополнительными асинхронными входами установки и сброса (инверсные входы R и S). Результаты исследования занести в отчет.

                

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Задание 10. Исследовать работу синхронного JK-триггера в динамическом режиме. Для этого собрать схему, показанную на рисунке 28. При подаче на входы J и K сигналов высокого уровня, а на вход синхронизации импульсов от генератора, триггер будет работать в режиме переключения с частотой в два раза ниже, чем частота генератора. Для визуальной индикации подключить осциллограф к выходам генератора и триггера.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Задание 11. Собрать схему и исследовать работу синхронного JK-триггера в статическом режиме. Соответствующая схема показана на рисунке 29. В качестве синхронного JK-триггера использовать микросхему 74112. Результаты исследования занести в отчет.

 

 

 

 

 

 

 

Задание 12*.

1) Разработать и начертить схему электрическую функциональную четырехразрядного параллельного регистра на базе D-триггеров синхронизируемых фронтом для четных вариантов или на базе RS-триггеров, синхронизируемых фронтом для нечетных вариантов.

2)  Разработать и начертить схему электрическую функциональную четырехразрядного регистра сдвига на базе на RS-триггеров, синхронизируемых фронтом, для четных вариантов или на базе D-триггеров, синхронизируемых фронтом, для нечетных вариантов.

3) Смоделировать параллельный регистр, разработанный в п. 12.1, в среде Electronics Workbench. Поочередно подать на входы D0 ... D3 код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта, и код на единицу меньший с помощью соответствующих ключей. Подать синхроимпульс С с помощью генератора слов Word Generation, включив его в ручном режиме Step, и убедиться в правильной работе параллельного регистра по состоянию логических пробников на его выходах.

4) Смоделировать регистр сдвига, разработанный в п. 12.2, в среде Electronics Workbench. Для имитации работы схемы подключить ее синхровход к генератору слов Word Generation, включив его в циклическом режиме Sycle. Подать на входы D0 ... D3 регистра код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта плюс три. Получить временные диаграммы входных и выходных сигналов сдвигающего регистра на экране логического анализатора Logic Analizer.

Содержание отчета

В отчет о выполненной работе включить следующие материалы:

1. тему и цель работы;

2. результаты выполнения заданий: исследуемые схемы, полученные таблицы переходов, временные диаграммы;

3. анализ полученных результатов;

4. выводы по работе.

Контрольные вопросы:

1.  Из каких логических элементов можно построить схему триггера?

2.  Чем отличаются синхронные триггеры от асинхронных триггеров?

3. Можно ли построить схему D-триггера на основе RS- триггера?

4. Как построить схему Т-триггера, если использовать схему RS- триггера и логические элементы?

5. В каких случаях таблица переходов JK-триггера совпадает с таблицей переходов RS-триггера, в каких случаях отличается?

6. Почему JK-триггер называется универсальным триггером?

7. Почему Т-триггер называется триггером со счетным входом?

8. На какое время может быть задержана установка синхронного D-триггера по отношению к сигналу на его входе?

9. На какое время может быть задержана установка в 1 асинхронного D-триггера по отношению к сигналу на его входе?

10. Чем отличается двухтактный триггер от однотактного триггера?

11. Каково назначение регистров?

12. По каким признакам классифицируют регистры?

13. Чем определяется разрядность регистров?

14. Как работает параллельный регистр?

15. Каким образом осуществить операции умножения и деления в двоичной системе счисления в реверсивном регистре?

16. Как произвести с помощью регистра преобразование последовательного кода числа в параллельный код и обратно?

17. Как обозначаются регистры на схемах электрических функциональных и принципиальных?

 

 

Цепи запуска

- обзор

Это полезное дополнение к элементам управления, представленным выше в случае транзисторов, поскольку для этих компонентов также могут использоваться импульсные трансформаторы.

3.3.1 Управление тиристором

Давайте рассмотрим тиристор, которым мы хотим управлять, используя структуру, представленную на рисунке 3.11. Из этой схемы мы видим, что тиристор эквивалентен объединению двух транзисторов (PNP и NPN) с четко видимым переходом база / эмиттер между триггером и катодом.

Рисунок 3.11. Управление зажиганием тиристора с помощью импульсного трансформатора

В этом случае переключатель изолирован от управления через трансформатор, единственное назначение которого - обеспечить гальваническую изоляцию. Поскольку тиристорное управление асимметрично, возникает проблема намагничивания трансформатора. Фактически мы видим, что когда транзистор Т включен, на первичную обмотку трансформатора подается напряжение E ( v 1 = E ). Поскольку трансформатор имеет намагничивающую индуктивность (см. Главу 4), ток i P увеличивается до тех пор, пока транзистор не перестанет управляться.Диод D 1 переходит в проводимость непрерывно с током в намагничивающей индуктивности, и напряжение, приложенное к первичной обмотке трансформатора, достигает - В z <0 (если не учитывать падение напряжения в D 1 ): ток i P уменьшается, и если эта фаза длится достаточный промежуток времени, мы говорим, что размагничивание завершено ( i P = 0) 2 .

Полный размер сборки зависит, прежде всего, от характеристик перехода триггер / катод: для правильного срабатывания тиристора ток триггера должен превышать определенное значение, зависящее от температуры. Поэтому нам необходимо убедиться, что компонент сработает в наихудших возможных условиях (как правило, в холодном состоянии). Например, для тиристора 2N6397 (производства ON semiconductor) с номиналом 400 В / 12 А максимальный ток срабатывания составляет 30 мА, а максимум - 1.5 В. Триггерный ток также должен поддерживаться в течение достаточного периода времени для правильного переключения: данные также предоставляются производителем, как видно из рисунка 3.12, взятого из документации ON Semiconductor.

Рисунок 3.12. Ток срабатывания как функция времени для трех компонентов температуры

источник: ON Semiconductor

Из графика мы видим, что импульс 30 мА с длительностью T импульс = 2 μ s приведет к включению включен при любой рабочей температуре (включая запуск при -40 ° C).В этих условиях мы знаем, что контроллеру необходимо будет управлять транзистором T в течение этого периода, но нам все равно нужно подобрать размер оставшейся цепи, чтобы обеспечить требуемый ток 30 мА.

Мы продолжим рассматривать определение размеров компонентов схемы управления на этом примере, предполагая, что управляющий сигнал В, c имеет тип транзисторно-транзисторной логики (ТТЛ) (0–5 В) и мощность Напряжение Е цепи зафиксировано на уровне 15 В.Когда транзистор T включен, первичное напряжение В 1 трансформатора можно считать равным E (не считая напряжения В CEsat ≃ 0 4 В T): ток намагничивания (первичный) принимает вид:

[3.10] iμ = ELμt + Iμ0

Если учесть, что схема работает с полным размагничиванием, 1 μ 0 = 0. Следовательно, мы должны обеспечить, чтобы ток i μ не превышает определенный порог в конце периода времени T, , импульс , .На практике производственная документация на импульсные трансформаторы включает параметр, обозначаемый как В, . T (в вольт-секундах - В.с), что соответствует L μ . I μ макс = E . T импульс . В нашем случае, учитывая, что E = 15 В и T импульс = 2 μ с, мы должны использовать трансформатор с параметром V . T равно (или больше) 30 В. мк с.

Второй параметр трансформатора - коэффициент трансформации. Этот выбор частично произвольный и должен быть адаптирован на основе значений, доступных в каталогах производителей (например, Schaffner). В данном случае мы будем рассматривать трансформатор IT 258 (Schaffner) с коэффициентом трансформации 1: 1 (который легко выдерживает ток 30 мА и дает В . T продукт 250 В. μ с).

В этих условиях во время включения Т вторичное напряжение приблизительно равно E , и, таким образом:

[3.11] E = VD1 + Rg.Ig + VGK

, где В D 1 = 0,7 В и В GK = 1,5 В макс.

Отсюда мы заключаем, что:

[3.12] Rg = E − VD1 − VGKIg = 427Ω.

Сопротивление R не оказывает прямого влияния на управление тиристором 3 , за исключением случаев, когда транзистор не работает. Способствует снижению чувствительности тиристора к быстрым изменениям напряжения В АК . Одним из недостатков тиристоров является риск неконтролируемого включения, связанный с этим резким изменением напряжения между анодом и катодом (высокое: dvAKdt).Десенсибилизация проводится во время производственного проекта, деградируя переход триггера / катода; этот переход больше не ведет себя как простой PN переход, а вместо этого ведет себя так, как если бы присутствовал маломощный параллельный резистор [LEF 02]. В этом случае сопротивление R = R g не будет проблемой, так как вторичная обмотка импульсного трансформатора может легко выдержать ток, вдвое превышающий I g .

Примечание 3.1

Для защиты тиристора от dv AK / dt , мы также вставляем цепь RC (последовательно) параллельно компоненту (между анодом и катодом). Вспомогательная схема этого типа, как уже говорилось ранее для транзисторов в прерывателе, известна как демпфер.

Во время фазы выключения транзистора T проводимость через диод D 1 заставляет нас прикладывать напряжение - V z , генерируемое D z , к первичной обмотке трансформатора ( v P = - V z ).Это обеспечивает быстрое размагничивание трансформатора (с длительностью T dem ). Размагничивание завершено, когда поверхность V P . T dem равно (точнее, напротив) E . T импульс :

[3.13] VP.Tdem = E.Tpulse = Vz.Tdem

Следовательно, выбор V z позволяет нам зафиксировать время размагничивания, которое будет минимальным временем между два командных импульса.С V . T трансформатор и V z параметры стабилитрона, мы можем определить максимальный рабочий цикл α max для управления:

[3.14] αmax = TpulseTpulse + Tdem = VT / EV.T / E + VT / Vz = VzE + Vz

Это является основным ограничением для использования импульсного трансформатора: управляющие импульсы должны быть короткими, чтобы избежать насыщения магнитной цепи, а рабочий цикл также должен быть ограничен. В случае тиристорного управления это не представляет реальной проблемы, но при управлении транзисторами в течение длительного периода времени ограничение создает значительные проблемы.Эти проблемы решаются с помощью управления последовательностью волн. В этом случае мы можем выбрать напряжение В z равным E , т.е. 15 В.

Примечание 3.2

Структура схемы управления очень похожа на структуру изолированного импульсного режима. источник питания, как мы увидим в томе 3. Он известен как прямой источник питания из-за того, что энергия передается напрямую от первичной обмотки ко вторичной (мы не стремимся хранить энергию в трансформаторе, хотя на практике , это всегда происходит).Однако в случае классического импульсного источника питания приоритет отдается эффективности; Таким образом, энергия намагничивания извлекается (недиссипативным образом) с помощью третьей обмотки трансформатора. В данном случае энергетические характеристики не важны, а простота является ключевым моментом; поэтому эта энергия рассеивается в стабилитроне.

Стабилитрон рассеивает определенную мощность P z , и это необходимо учитывать при определении размеров (в дополнение к V z ).В технической документации на трансформатор указана первичная (т.е. намагничивающая) индуктивность L p = L μ , что позволяет нам рассчитать запасенную энергию E mag :

[3,15] Emag = 12Lμ .Iμmax2 = 12Lμ. (E.TpulseLμ) 2 = E2.Tpulse22Lμ

, где L p = L μ = 2,5 мГн для трансформатора IT 258.

Принимая во внимание период управления T d = 1/ F d (частота F d ), мы можем вывести мощность, рассеиваемую в стабилитроне:

[3.16] Pz = E2.Tpulse22Lμ.Td = E2.Tpulse2.Fd2Lμ

В случае подключения управляемого выпрямителя к сети 50 Гц тиристор будет получать команду один раз за период, то есть каждые 20 мс. Таким образом, у нас есть мощность 9 μ Вт (очень низкое значение, которое не требует использования рассеивателя и может быть выбрано с корпусом устройства поверхностного монтажа (SMD), как в случае диода Rohm EDZTE6115B - 15). В / 0,15 Вт).

Остальная часть процесса определения размеров конструкции состоит из выбора транзистора T, способного выдерживать максимальное напряжение E + В z = 30 В и максимальный ток E.TpulseLμ + Ig = 412 мА. В этом случае отлично подойдет транзистор типа BD 135 с номиналом 45 В / 1,5 А. Для диодов D 1 и D 2 компоненты, способные выдерживать максимальные токи 12 и 400 мА соответственно. , а напряжения 15 В в обоих случаях найти несложно (достаточно «сигнальных» диодов типа 1N4148).

Тип срабатывания реле короткое

Это может означать:

  • «Короткое замыкание», как в случае подключения к земле, как вы выяснили экспериментально.Однако это не обычная терминология.
  • «Кратковременный», например «кратковременное подключение триггера к GND запускает таймер. Обычно для этого достаточно сотой доли секунды, поэтому я не знаю, почему они ищут 1–3 секунды.

Вам придется больше поэкспериментировать. Предлагаю:

  • Установите задержку 10 с.
  • Посмотрите, что происходит с триггером 0,5 с (на GND).
  • Посмотрите, что происходит при трехсекундном триггере.
  • Посмотрите, что происходит при 5-секундном триггере.
  • Посмотрите, что произойдет, если удерживать спусковой крючок бесконечно долго.

По результатам этих тестов вы должны определить:

  • Имеет ли значение продолжительность триггера.
  • Включается ли нагрузка сразу после триггера.
  • Отключение нагрузки при удалении триггера.
  • Остается ли нагрузка включенной, если курок удерживается, или он отключается до тех пор, пока спусковой крючок не выключится и не включится снова.

Напряжение действительно меняется с датчиком, у меня 4.85в с включенным светом и 2,15 В с выключенным светом, но это не срабатывает.

Проблема в том, что ваш датчик выдает аналоговый выход. Ваш триггер требует включения / выключения цифрового сигнала.

смоделировать эту схему - Схема создана с помощью CircuitLab

Рис. 1. Проверка срабатывания потенциометра. Рис. 2. Диодный понижение напряжения.

Кажется, что колебания выходного напряжения вашего датчика не подходят для срабатывания.Вам нужно провести несколько экспериментов:

  • Если у вас есть потенциометр, вы можете проверить, насколько низким должно быть напряжение, прежде чем сработает триггер. Подключите его, как показано на рисунке 1, и контролируйте напряжение на входе.
  • Затем, если у вас есть несколько диодов, вы можете попробовать схему, показанную на Рисунке 2. Каждый диод будет вычитать от 0,6 до 0,7 В из сигнала датчика и, надеюсь, понижать его ниже порогового напряжения для триггера. Снова используйте мультиметр, чтобы проверить, что происходит.
Операционный усилитель

- Почему такой вывод выходного сигнала схемы триггера Шмитта неверен?

Пункт 1

Триггер Шмитта имеет гистерезис.Гистерезис подразумевает, что в схеме памяти . Он запоминает это последнее состояние. Для системы с памятью нельзя писать \ $ V_o = f (V_ {in}) \ $. Он должен иметь формат \ $ V_o = f (V_ {in}, V_ {o, \ text {prev}}) \ $ или что-то подобное. Как видно из одного из комментариев, упомянутых ниже, в вопросе можно не знать, что у системы есть память, когда они впервые попытаются решить схему с помощью уравнений. ИМХО, в этом случае следующий раздел защитит от ошибочного вывода.

Пункт 2

Возможность насыщения выходного напряжения также является важной особенностью, поскольку предотвращает бесконечное усиление друг друга \ $ V_o \ $ и \ $ V_x \ $. Ваши уравнения не моделируют нелинейность насыщения.

Ваше второе уравнение было бы лучше записать как

\ $ V_o = \ min (\ max (A (f (V_o) - V_ {дюйм}), -V_ {max}), V_ {max}) \ $

С помощью этих строительных лесов, представляющих нелинейность, все попытки дальнейшего упрощения, предпринятые в этом вопросе, были бы предотвращены.

редактировать

В ответ на вопрос ОП ниже в комментариях.

Давайте проанализируем случай , где \ $ V_ {in} = 0 \ $. Второе уравнение OP упрощается до

\ $ V_o = A (\ frac {R_1} {R_1 + R_2} V_o - 0) \ $.

Без учета насыщенности и для \ $ A \ frac {R_1} {R_1 + R_2}> 1 \ $ решение этой системы

\ $ V_o = 0 \ $ или \ $ V_o = \ infty \ $ (поскольку \ $ 0 = A \ frac {R_1} {R_1 + R_2} \ cdot 0 \ $ и \ $ \ infty = A \ frac {R_1} {R_1 + R_2} \ cdot \ infty \ $).

Это означает, что, если выход операционного усилителя принудительно установлен на 0 и если в системе нет шума (или любого другого дефекта), выход остается там (форма волны OP также показывает выход нулевого напряжения для входа нулевого напряжения).

В практической схеме выход будет смещен с 0 вольт из-за шума. Итак, вопрос в том, останется ли система там? Система вернется к нулевому напряжению или к \ $ \ infty \ $ вольт? Динамика (эволюция во времени) системы не моделируется уравнениями ОП, поэтому мы не можем ответить на этот вопрос, ограничиваясь алгебраическими уравнениями, в которых время моделируется как , а не .Если бы время также было смоделировано, , я думаю, , мы могли бы сделать вывод, что точка равновесия 0 вольт нестабильна, а равновесие \ $ \ infty \ $ вольт (или \ $ V_ {max} \ $) стабильно, и система будет иметь тенденцию перейти к экстремальной выходной ситуации.

Короче говоря, используя алгебраическое уравнение выше, мы не можем проанализировать эту схему, когда выход не касается значений насыщения (\ $ - V_ {max}

редактировать 2

В ответ на комментарии ниже, в которых просят забыть о гистерезисе. Я пытаюсь построить пример без гистерезиса

Позвольте мне попытаться провести аналогию, где алгебраическое решение существует, но выход неограничен. У этой аналогичной системы тоже есть положительные отзывы. Он также имеет конечный результат, предсказанный уравнением. Но выход безграничен.

Отношение выход-вход задается

\ $ \ begin {align} \ frac {dy (t)} {dt} = {} & x (t) \ color {красный} {+} y (t) \\ (s-1) Y (s) = {} & X (s) \\ \ frac {Y (s)} {X (s)} = {} & \ frac {1} {s-1} \ end {align} \ $

Для любого синусоидального сигнала конечной амплитуды (включая нулевую частоту) выходной сигнал, предсказанный передаточной функцией, конечен.Но у системы будет неограниченный выход. Коэффициент усиления этой системы как функция частоты такой же, как и в системе \ $ \ frac {1} {s + 1} \ $. Я думаю, что этот пример является хорошей параллелью вашему примеру. В этом примере не использовались гистерезис или насыщение.

Как схема триггера D меняется на тип SR, тип JK и тип T?

Базовый блок , схема , способная хранить 1-битный двоичный сигнал, в совокупности называется триггером (Filp-Flop)

Триггер - это базовый логический компонент, который составляет последовательную логическую схему .У него два стабильных состояния: «0» и «1». В различных ситуациях ввода он может быть установлен в состояние 0 или 1 состояние. Когда входной сигнал исчезает, установленное состояние может оставаться неизменным. Таким образом, триггер может запоминать 1-битный двоичный сигнал. В зависимости от логической функции триггеры можно разделить на триггеры SR, триггеры D, триггеры JK, триггеры T и T '. В зависимости от различных структурных форм можно разделить базовые триггеры SR, синхронные триггеры, триггеры «ведущий-ведомый» и триггеры по фронту.

а. Когда триггер находится в состоянии 1, то есть Q = 1, если S'R '= 01 или 11, триггер все еще находится в состоянии 1. Если S'R '= 10, триггер переходит в состояние 0.

б. Когда триггер находится в состоянии 0, то есть Q = 0, если S'R '= 10 или 11, триггер все еще находится в состоянии 0. Если S'R '= 01, триггер переходит в состояние 1.

Ограничение состоит в том, что S'R 'не может быть 0 одновременно.

Как D-триггеры превращаются в SR, JK и T?

Преобразование D в триггер JK

Используя таблицу преобразования D-to-JK, данный D-триггер можно преобразовать в JK-триггер, как показано на рисунке 1.В совокупности таблица представляет собой таблицу истинности триггера JK и таблицу стимулов D-триггера.

Рисунок 1: Таблица преобразования D-to-JK.

После этого нам нужно упростить выражение входа D в соответствии с J, K и Q n. Мы снова будем использовать технологию K-map.

Рисунок 2: Упрощение K-карты ввода D на основе J, K и Q n

На рисунке 2 показано, что для преобразования D-триггера в JK-триггер его вход D должен быть управляется выходом логического элемента ИЛИ с двумя входами, вход которого равен

Отрицательный Ñ между фазой и текущим состоянием Q (т.е. Q Ñ)

Отрицание K (K̅) связано с текущим состоянием Q n

Это показывает, что нам нужен вентиль НЕ

- отрицательный K.

Два с дверью, один получает JQ n, а другой получает KQ n

Логический элемент ИЛИ для получения входного значения d, заданного JQ K + KQ Ñ

Таким образом, результирующая система такая, как показано на фиг. 3.

Рисунок 3: D-триггер, предназначенный для использования в качестве JK-триггера

Наконец, убедитесь, что разработанная система использует проверочную таблицу D-to-JK, как и ожидалось, как показано на рисунке 4.

Рисунок 4: Сравнение между таблицей проверки D-to-JK и таблицей истинности логики триггера JK .

На рис. 8 показаны первый, второй, третий и девятый столбцы таблицы проверки D-to-JK (показаны бежевыми оттенками) с теми же записями, что и записи в столбцах таблицы истинности триггера JK. Это указывает на то, что данный D-триггер ведет себя точно так же для каждой комбинации входов и текущего состояния, что и триггер JK.

Таким образом, можно сделать вывод, что процесс конвертации прошел успешно.

Преобразовать D в триггер SR

Процесс преобразования данного D-триггера в SR-тип инициируется путем получения таблицы, представляющей информацию, представленную в таблице истинности SR-триггера, и информацию, передаваемую посредством таблица D-стимулов.Такая таблица называется таблицей преобразования D-to-SR, как показано на рисунке 5.

Рисунок 5: Таблица преобразования D-to-SR.

Обратите внимание, что в последних двух строках таблицы преобразования в столбце «D Input» стоит X (Do not Cares). Это связано с тем, что при использовании триггера SR входная комбинация S = R = 1 недействительна (потому что выход будет непредсказуемым).

Следующим шагом является получение логического выражения для данного входа D-триггера на основе входов требуемых триггеров S и R и текущего состояния Q n.Однако при этом нам необходимо максимально упростить логические выражения, используя соответствующие методы упрощения (например, K-map ICfans). Вот подробное описание метода Карно, синхронизирующего .

Рисунок 6: Упрощение K-карты для входа D

Из рисунка 6 упрощенное логическое выражение для входа d определяется как S + RQ Ñ. Это означает, что для того, чтобы данный D-триггер вел себя как желаемый триггер SR, нам нужно AND Q n, чтобы отрицать пользовательский ввод R, а затем результат OR с пользовательским вводом.

Следовательно, необходимая дополнительная комбинированная схема будет вентилем НЕ, логическим элементом И и логическим элементом ИЛИ. Окончательная система, разработанная с использованием этих компонентов, показана на рисунке 7.

Рисунок 7: D-триггеры ведут себя как SR-триггеры

После завершения процесса преобразования нам нужно продолжить процесс проверки. Здесь нам нужно написать таблицу истинности для спроектированной системы и сравнить ее записи с записями в таблице истинности триггера SR (обязательного).

Рисунок 8: Сравнение таблицы проверки D-to-SR и таблицы истинности триггера SR.

На рисунке показано, что все записи в первом, втором, третьем и восьмом столбцах (показаны бежевыми оттенками) таблицы проверки D-to-SR согласуются с записями, присутствующими в таблице истинности триггера SR. Последние две строки выглядят по-разному, но их можно считать эквивалентными, потому что выход триггера SR может быть высоким или низким из-за недопустимых комбинаций входов.Фактически, мы разработали систему, которая лучше, чем триггеры SR, потому что она имеет предсказуемое поведение выхода, когда оба входа являются высокими.

Таблица проверки показывает, что процесс преобразования был успешным: данный D-триггер функционально эквивалентен требуемому триггеру SR clock .

Преобразование D в триггер T

Чтобы преобразовать данный D-триггер в T-образную форму, нам нужно получить соответствующую таблицу преобразования, как показано на рисунке 9.Здесь информация в таблице возбуждения D-триггера вставляется как часть таблицы истинности T-триггера.

Рисунок 9: Таблица преобразования D-to-T.

В полученной таблице преобразования следующим шагом является выражение входных данных, d, терминологии в T и Q.

Рисунок 10: K-карта, упрощенная для D, выраженная как T и Q n

Как можно Как видно из рисунка 10, чтобы преобразовать данный D-триггер в T-тип, нам нужно направить его входной контакт (D) через выход входа логического элемента XOR к T и Q n.Это приведет к созданию новой цифровой системы, показанной на Рисунке 11 (a) (сообщество semiconductor ).

Если вы должны ограничиться вентилями НЕ, ИЛИ и И, нам нужно будет выполнить следующие шаги:

Используйте вентиль И для И для пользовательского входа T и отрицания текущего состояния триггера Q п.

Используйте другой вентиль И для запуска текущего состояния триггера и отмены T (полученного как выход логического элемента НЕ).

Или используйте логический элемент ИЛИ с двумя входами, чтобы соединить выходы двух элементов И вместе.

В результате получается цифровая система, показанная на Рисунке 11 (b).

Рисунок 11: D-триггер, предназначенный для использования (a) вентилей XOR и (b) T-триггеров только с вентилями NOT, OR и AND.

Следующим и последним шагом является проверка процесса преобразования с использованием таблицы проверки D-to-T, как показано на рисунке 12.

Рисунок 12: Сравнение между таблицей проверки D-to-T и таблицей истинности триггера T.

Как видно из рисунка, первый, второй и предпоследний столбцы таблицы проверки D-to-T (заштрихованы бежевым цветом) идентичны столбцам в таблице истинности T-триггера.Это указывает на то, что процесс преобразования успешен, то есть поведение данного D-триггера точно такое же, как и у T-триггера.

Хотя мы проверили систему, представленную на рисунке 11 (a), вывод также действителен для конструкции, показанной на рисунке 11 (b), потому что

Если вы хотите узнать больше, на нашем веб-сайте есть спецификации продукта для триггеры, вы можете перейти на ALLICDATA ELECTRONICS LIMITED для получения дополнительной информации

цепь / триггер.go at master · gocircuit / circuit · GitHub

circuit / trigger.go at master · gocircuit / circuit · GitHub Постоянная ссылка

В настоящее время невозможно получить участников
// Авторские права 2013 Tumblr, Inc.
// Использование этого исходного кода регулируется лицензией для
// Проект Go Circuit, найденный в файле LICENSE.
//
// Авторы:
// 2013 Петар Маймунков
// Пакетная синхронизация предоставляет различные примитивы синхронизации
пакет синхронизации
импортных (
"синхронизация"
)
// Триггер предоставляет механизм для согласования конкурирующих вызывающих абонентов, только один из которых должен быть успешным в
// получение блокировки (и выполнение некоторых действий).
Структура триггера типа {
lk sync.Mutex
занят bool
nwaiters int
чан структура {}
}
// Lock пытается заблокировать спусковой крючок.
// Если триггер в настоящее время не заблокирован, Lock мгновенно возвращается со значением true.
// В противном случае он блокируется, пока триггер не будет разблокирован его держателем и не вернет false,
// БЕЗ блокировки триггера от имени вызывающего.
func (t * Trigger) Lock () bool {
т.lk.Lock ()
, если t.ch == ноль {
t.ch = make (chan struct {})
}
, если т. Задействовано {
т. Официанты ++
t.lk.Разблокировать ()
<-т.ч
вернуть ложь
}
т.вовлечено = правда
t.lk.Разблокировать ()
вернуть истину
}
// Разблокировка - разблокирует заблокированный спусковой крючок.
func (t * Trigger) Разблокировка () {
т. Л. Замок ()
отсрочка т.lk.Unlock ()
, если! Т. Задействован {
паника («разблокировка незадействованного триггера»)
}
для счетчиков> 0 {
t.ch <- struct {} {}
т. Официантов -
}
т.занято = ложь
}
Вы не можете выполнить это действие в настоящее время. Вы вошли в систему с другой вкладкой или окном. Перезагрузите, чтобы обновить сеанс. Вы вышли из системы на другой вкладке или в другом окне. Перезагрузите, чтобы обновить сеанс.

Напряжение цепи запуска - Canon EOS Flash Photography

Старые вспышки - как студийные, так и горячие - использовали довольно высокое напряжение между камерой и вспышкой - часто от 25 до 250 вольт.Это потому, что вспышки срабатывали от простых переключателей - электрических контактов.

Однако в современных камерах используются электронные схемы, а не электрические переключатели. Это обеспечивает большую гибкость и возможность компьютеризации, но схемы не могут выдерживать высокие напряжения цепи запуска (что-либо выше 6 В в случае камер EOS, согласно Canon) и могут быть повреждены устройствами с высоким напряжением запуска.

Обратите внимание, что это ограничение в 6 вольт не обязательно относится к розеткам ПК.Canon заявляет, что, например, ее цифровая камера 1D способна выдерживать триггерные напряжения до 250 вольт при срабатывании вспышек через разъем для ПК. Ограничение в 6 вольт относится только к горячему башмаку камеры. К сожалению, Canon не всегда заявляет, какое напряжение срабатывания может выдерживать разъемы ПК на всех камерах, оборудованных разъемами для ПК, поэтому, если эта информация не содержится в руководстве, вам, вероятно, следует обратиться в Canon.

В любом случае. Если вы собираетесь подключить старую вспышку к горячему башмаку камеры EOS, убедитесь, что ее напряжение срабатывания не превышает 6 вольт.Вы можете измерить это с помощью вольтметра. Если вы хотите использовать такую ​​вспышку, для защиты камеры от этих высоких напряжений можно использовать различные аксессуары, такие как горячий башмак Wein Safe-Sync. Еще более безопасными являются оптические триггеры, поскольку между камерой и вспышкой нет никаких физических соединений.

Обратите внимание, что повреждение камеры, по-видимому, может быть незначительным и совокупным - простое подключение вспышки и проверка ее работы не является гарантией того, что высокое напряжение не приведет к постепенному повреждению цепи вспышки вашей камеры.(конечно, Canon, вероятно, немного консервативен со своим ограничением в 6 вольт, поэтому вы, вероятно, не сильно рискуете, если напряжение вашей вспышки немного выше) Обратите внимание также на то, что источник питания, используемый вспышкой не имеет значения - это не имеет отношения к напряжению срабатывания. Например, многие вспышки Canon Speedlite могут использовать высоковольтные аккумуляторные батареи, но при этом имеют низкое напряжение срабатывания. А портативным вспышкам с батарейным питанием может потребоваться питание от батареи 6 вольт, но, тем не менее, может значительно повыситься напряжение срабатывания.

Дополнительная проблема заключается в том, что некоторые старые вспышки имеют обратную полярность. Все камеры EOS имеют отрицательное заземление и положительный центральный штырь на самом горячем башмаке, хотя некоторые профессиональные модели имеют разъемы для ПК, определяющие полярность, которые могут работать с любым типом вспышки.

Наконец, у некоторых вспышек есть цельнометаллические «горячие». Это может стать проблемой, если они непреднамеренно закоротят любой из четырех небольших контактов для передачи данных на камерах EOS. Если у вас есть такая камера, вы можете закрыть контакты изолентой или использовать адаптер для кабеля ПК, чтобы вспышка вообще не подключалась напрямую к креплению для горячего башмака камеры.То же самое применимо, если ваша вспышка имеет действительно большой центральный контакт. Камеры EOS имеют довольно маленькие центральные контакты с горячим башмаком с четырьмя крошечными контактами для данных под ним. Если контакт «горячего башмака» вашей вспышки настолько велик, что замыкает любые контакты для передачи данных, вы можете повредить камеру.

В старом часто задаваемом вопросе о Canon EOS также содержится много информации о напряжениях срабатывания, а Кевин Бьорке ведет исчерпывающую таблицу напряжений срабатывания для различных вспышек.

Читать здесь: Slave мигает

Была ли эта статья полезной?

Не могу заставить этот триггер Шмитта работать надежно!

Слава Богу и большое спасибо, я действительно не могу вас всех отблагодарить

Les Jones действительно, проводка BC548 и BC337 была неправильной, для этой цели я использовал несколько частей разъемов IC для изготовления компонентов которые, вероятно, выйдут из строя легко заменяемые
Я взорвал несколько оставшихся BC548 и BC337, которые у меня были, несмотря на правильное расположение выводов.
Я видел, как SL100 используется во многих схемах в Интернете, и трудно найти эквивалент, который подошел бы напрямую.
Я устал измерять ток, потребляемый во время зарядки, в режиме быстрой зарядки аккумулятор потребляет около 700 мА и в режиме плавающей зарядки он потребляет 300 мА
Я использовал небольшой 12 В 4 Ач для проверки схемы, но я планирую подключить его к автомобильный аккумулятор 12v 70Ah, и я действительно понятия не имею, как он будет работать

Misterbenn Особое спасибо, сэр, ваш совет выполнил работу, которую я сделал именно так, как вы сказали, и, наконец, сработало вы сохранили последние два BC548 и BC337, которые у меня были
Теперь, когда я настраиваю POT, подключенный к контакту 2, я могу безопасно включить реле (включить - отключить питание), но я боюсь, что если я позволю этому происходить нормально во время зарядки, реле будет вести себя хаотично.
, как я уже упоминал, я сделал схему контроля напряжения на отдельной печатной плате, я подумал добавить к ней больше функций, поэтому я подключил цифровой панельный измеритель, у него 4 контакта, я подключил + 5 В к выходу IC4 (
(я кладу небольшой переключатель, чтобы выключить его, когда он не нужен), заземление на землю и 4-й контакт к положительной клемме аккумулятора, но иногда, когда я включаю панель, реле работает нестабильно, я имею в виду переключение
быстро включается / выключается, выключение / включение панели решает эту проблему, но я не знаю точно, почему?!, может ли это быть отрицательный вывод, подключенный к контакту 4 IC1 и контакту 11 IC5?! или небольшие колебания тока / напряжения.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *