D триггера схема: Справочник «Цифровые Интегральные Микросхемы»

Содержание

Справочник "Цифровые Интегральные Микросхемы"

Справочник "Цифровые Интегральные Микросхемы" [ Содержание ]

2.5.2. D-триггеры

D-триггером называется триггер с одним информационным входом, работающий так, что сигнал на выходе после переключения равен сигналу на входе D до переключения, т. е. Qn+1=Dn Основное назначение D-триггеров - задержка сигнала, поданного на вход D. Он имеет информационный вход D (вход данных) и вход синхронизации С. Вход синхронизации С может быть статическим (потенциальным) и динамическим. У триггеров со статическим входом С информация записывается в течение времени, при котором уровень сигнала C=1. В триггерах с динамическим входом С информация записывается только в течение перепада напряжения на входе С. Динамический вход изображают на схемах треугольником. Если вершина треугольника обращена в сторону микросхемы (прямой динамический вход), то триггер срабатывает по фронту входного импульса, если от нее (инверсный динамический вход) - по срезу импульса. В таком триггере информация на выходе может быть задержана на один такт по отношению к входной информации.

D-триггеры могут быть построены по различным схемам. На рис. 2.43,а показана схема одноступенчатого D-триггера на элементах И-НЕ и его условное обозначение. Триггер имеет прямые статические входы (управляющий сигнал - уровень логической единицы). На элементах DD1.1 и DD1.2 выполнена схема управления, а на элементах DD1.3 и DD1.4 асинхронный RS-триггер.


Рис. 2.43. Синхронный D-триггер: а - схема D-триггера на элементах И-НЕ и условное обозначение;
б - временные диаграммы; в - преобразование синхронного RS-триггера в синхронный D-триггер;
г - временные диаграммы записи и считывания.

Если уровень сигнала на входе С = 0, состояние триггера устойчиво и не зависит от уровня сигнала на информационном входе D. При этом на входы асинхронного RS-триггера с инверсными входами (DD1.3 и DD1.4) поступают пассивные уровни /S = /R = 1.

При подаче на вход синхронизации уровня С = 1 информация на прямом выходе будет повторять информацию, подаваемую на вход D.

Следовательно, при C=0 Qn+1=Qn, а при C=l Qn+1=Dn. Временные диаграммы, поясняющие работу D-триггера, приведены на рис. 2.43,б.

D-триггер возможно получить из синхронного RS-триггера, если ввести дополнительный инвертор DD1.1 между входами S и R (рис. 2.43,в). В таком триггере состояние неопределенности для входов S и R исключается, так как инвертор DD1.1 формирует на входе R сигнал /S. Временные диаграммы записи в D-триггер напряжений высокого и низкого входных уровней и их считывание приведены на рис. 2.43,г. Обязательным условием правильной работы D-триггера является наличие защитного временного интервала после прихода импульса на вход D перед тактовым импульсом (вход С). Этот интервал времени tn+1-tn зависит от справочных данных на D-триггер.

Комбинированные D-триггеры имеют дополнительные входы асинхронной установки логических 0 и 1 - входы S и R. Схема и условное обозначение одного такого триггера представлены на рис. 2.44. Триггер собран на шести элементах И-НЕ по схеме трех RS-триггеров. Входы /S и /R служат для первоначальной установки триггера в определенное состояние.


Рис. 2.44. Комбинированный D-триггер и его условное обозначение.

Если C=D=0, установить /S=0, а /R=1, то элементы DD1.1 ... DD1.5 будут закрыты, а элемент DD1.6 будет открыт, т. е. Q=l, /Q=0. При снятии нулевого сигнала со входа /S, откроется элемент DD1.1, состояние остальных элементов не изменится. При подаче единичного сигнала на вход С на всех входах элемента DD1.3 будут действовать единичные сигналы и он откроется, а элемент DD1.6 закроется: /Q = 1. Теперь на всех входах элемента DD1.5 действуют единичные сигналы и он будет открыт: Q = 0. Следовательно, после переключения триггера сигнал на выходе Q стал равным сигналу на входе D до переключения: Qn+1=Dn=0. После снятия единичного сигнала со входа С состояние триггера не изменится.

D-триггер с динамическим входом C может работать как T-триггер. Для этого необходимо вход С соединить с инверсным выходом триггера /Q (рис. 2.45,а). Если на входе D поставить дополнительный двухвходовый элемент И и инверсный выход триггера /Q соединить с одним из входов элемента И, а на второй вход подать сигнал EI, то получим T-триггер с дополнительным разрешением по входу (рис. 2.45,б).


Рис. 2.45. Схемы преобразования D-триггера. а - преобразование D-триггера в T-триггер и его временная диаграмма работы;
б - преобразование D-триггера в в T-триггер с дополнительным входом расширения EI и его временная диаграмма работы;

Микросхема ТМ2 содержит два независимых комбинированных D-триггера, имеющих общую цепь питания. У каждого триггера имеется один информационный вход D, вход синхронизации С и два дополнительных входа /S и /R независимой асинхронной установки триггера в единичное и нулевое состояния, а также комплементарные выходы Q и /Q (рис. 2.46). Логическая структура одного D-триггера (рис. 2.46) содержит следующие элементы: основной асинхронный RS-триггер (ТЗ), вспомогательный синхронный RS-триггер (Т1) записи логической единицы (высокого уровня) в основной триггер, вспомогательный синхронный RS-триггер (Т2) записи логического нуля (низкого уровня) в основной триггер. Входы /S и /R - асинхронные, потому что они работают (сбрасывают состояние триггера) независимо от сигнала на тактовом входе, активный уровень для них низкий (т. е. инверсные входы /S и /R).


Рис. 2.46. Структура D-триггера микросхемы ТМ2

Асинхронная установка D-триггера в единичное или нулевое состояния осуществляется подачей взаимопротивоположных логических сигналов на входы /S и /R. В это время входы D и С не влияют.

Если на входы /S и /R одновременно подать сигнал низкого уровня (логический нуль), то на обоих выходах триггера Q и /Q будет высокий уровень (логическая единица). Однако после снятия этих сигналов со входов /S и /R состояние триггера будет неопределенным. Поэтому комбинация /S=/R=0 для этих входов является запрещенной.

Загрузить в триггер входные уровни В или Н (т. е. логические 1 или 0) можно, если на входы /S и /R подать напряжение высокого уровня: /S=/R=1. Сигнал от входа D передается на выходы триггера при поступлении положительного перепада импульса на вход С (изменение от низкого* к высокому). Однако, чтобы D-триггер переключался правильно (согласно таблице состояний, табл. 2.24), необходимо уровень на входе D зафиксировать заранее, т. е. до прихода перепада на вход С. Причем этот защитный временной интервал должен быть больше времени задержки распространения сигнала в триггере (определяется по справочнику).

Таблица 2.24. Состояния триггера ТМ2
Режим работы Входы Выходы
/S/RDCQ/Q
Асинхронная установка01XX10
Асинхронный сброс10ХХ01
неопределенность00ХХ11
Загрузка "1" (установка)111_/10
Загрузка "0" (сброс)110_/01

Цоколевка микросхемы ТМ2 приведена на рис. 2.47, а основные параметры см. в табл. 2.20а.


Рис. 2.47. Условное обозначение и
цоколевка микросхемы ТМ2

Микросхемы ТM5 и ТМ7 содержат по четыре D-триггера, входы синхронизации которых попарно соединены и обозначены как входы разрешения загрузки EI. Если на такой вход разрешения EI подается напряжение высокого уровня, то информация, поступающая на входы D, передается на выходы триггеров. При напряжении низкого уровня на входе разрешения EI на выходах триггеров сохраняются предыдущие состояния (состояние входов D безразлично).

В триггерах будет зафиксирована информация, имевшаяся на входах D, если состояние входа EI переключить от напряжения высокого уровня к низкому. Такие триггеры используются в качестве четырехразрядного регистра хранения информации с непарным тактированием разрядов, а также в качестве буферной памяти и элемента задержки. Каждый триггер микросхемы ТМ5 имеет только прямой выход Q, а каждый триггер микросхемы ТМ7 имеет прямые Q и инверсные /Q выходы. Функциональные схемы, цоколевка, схема одного D-триггера и временные диаграммы работы приведены на рис. 2.48, а, основные параметры триггеров даны в табл. 2.20, состояния триггеров даны в табл. 2.25.


Рис. 2.48. Функциональные схемы, цоколевки, структура D-триггера и временные диаграммы микросхем ТМ5, ТМ7.
Таблица 2.25. Состояния триггеров ТМ5, ТМ7
Режим работы Входы Выходы
EIDQn+1/Qn+1
Разрешение передачи данных на выход 1001
1110
Защелкивание данных 0ХQn=1/Qn=0

Микросхемы. TM8 и ТМ9 содержат четыре и шесть D-триггеров соответственно. Они имеют общие входы синхронного сброса /R (установки в состояние низкого уровня) и входа синхронизации C. Структура ТМ8 и ТМ и их цоколевка приведены на рис. 2.49.


Рис. 2.48. Функциональные схемы и цоколевки микросхем ТМ8 и ТМ9.

Триггеры микросхемы ТМ9 имеют только прямые входы Q, а триггеры ТМ8 - прямые и инверсные выходы Q и /Q. На входах C и /R поставлены дополнительные инверторы. Микросхемы К1533ТМ8, К1533ТМ9 имеют повышенную нагрузочную способность, т.е. на каждом из выходов поставлены дополнительные инверторы. Функционрированне триггеров в микросхемах ТМ8 и ТМ9 соответствует таблице состояний (табл. 2.26).

Таблица 2.26. Состояния триггеров ТМ8 и ТМ9
Режим работы Входы Выходы
/RDCQn+1/Qn+1
Сброс0XX01
Загрузка "1"11_/10
Загрузка "0"10_/01

Установка всех триггеров в состояние Q = 0 произойдет, когда на асинхронный вход /R подать напряжение низкого уровня - 0. Входы С и D в это время не действуют. Информацию от входов D можно загрузить в триггеры, если на вход /R подать напряжение высокого уровня - 1. Тогда при подаче на вход синхронизации С положительного перепада напряжения (фронта импульса) и предварительно поданного на вход D напряжения высокого или низкого уровня появится на выходе Q высокий или низкий уровень.


Схемотехника КМОП триггеров заказных БИС - Компоненты и технологии

Триггеры в ИС образуют большой класс элементов памяти (ЭП). В отечественных учебниках по микроэлектронике [1, 2] в основном представлены триггеры для биполярной технологии. В данной статье рассмотрены основные схемотехнические особенности построения КМОП-триггеров, широко используемые при проектировании современных ИС.

Схемотехника однотактных КМОП-триггеров БИС

Триггеры — это устройства, имеющие два устойчивых состояния, которые устанавливаются при подаче соответствующей комбинации сигналов на управляющие входы и сохраняются в течение заданного времени после окончания их действия. Базовым элементом является D-триггер и его разновидности, остальные виды триггеров, например JK, строятся на основе традиционных методов объединения логических вентилей.

Для построения вентилей в КМОП-схемах в основном используются три вида схемотехники: статическая, cинхронизируемая динамическая и проходная.

В зависимости от типов компонент запоминания, используемых в триггерах, они разделяются на статические, динамические и совмещенные — статико-динамические. Если состояние триггера зависит от поступления синхронизирующего сигнала, то такой триггер относят к синхронным. В асинхронных триггерах переключение происходит при поступлении на управляющие входы соответствующей комбинации входных сигналов. В БИС наибольшее распространение получили синхронные триггеры.

В статических ЭП занесенная информация может сохраняться сколь угодно долго. Основой статического ЭП является бистабильная ячейка, образованная перекрестным объединением инвертирующих логических элементов. Динамические ЭП содержат один логический элемент и дополнительный компонент запоминания по принципу накопления заряда со схемами записи.

Триггеры, синхронизируемые уровнем сигнала, могут изменять свое состояние в течение действия синхронизирующего импульса C при поступлении информационных сигналов на вход D. В момент паузы при изменении уровня синхронизирующего сигнала C их состояние не зависит от уровней входных сигналов. Обозначение триггера показано на рис. 1а, а временнбя диаграмма его работы показана на рис. 1б. Такие триггеры в зарубежной литературе называют «защелка» (latch), в отечественной — однотактный D-триггер или D-триггер, тактируемый уровнем синхросигнала.

Рис. 1. а) Обозначение D-триггера; б) временные диаграммы работы триггера, тактируемого уровнем сигнала

D-триггер, синхронизируемый уровнем синхросигнала в КМОП-схемах, строится на основе мультиплексора (MUX) и бистабильной ячейки памяти (рис. 2а). Мультиплексор представляет собой связку проходных ключей, построенных параллельным соединением p— и n-канальных МОП-транзисторов (рис. 2б, в).

Рис. 2. Одноступенчатый D-триггер: а) вентильная реализация одноступенчатого D-триггера; б) обозначение мультиплексора на логическом уровне; в) мультиплексор на проходных ключах

D-триггеры, синхронизируемые фронтом сигнала, изменяют свое состояние при поступлении на синхровход соответствующего фронта синхросигнала — положительного либо отрицательного (рис. 3а). При статических уровнях синхросигнала состояние триггера сохраняется независимо от уровней входных сигналов. Временнбя диаграмма работы такого триггера показана на рис. 3в. Такие триггеры в отечественной литературе называют двухтактными или фронтовыми. Об этом говорят две буквы «ТТ» на условном графическом изображении (УГО). Обозначение двухтактного триггера, принятое в зарубежной литературе, показано на рис. 3б. Треугольник на УГО показывает, что триггер тактируется передним фронтом синхроимпульса.

В КМОП БИС используют ЭП на основе как простейших бистабильных ячеек, так и более сложных триггеров D-типа. Основным типом ЭП является синхронный D-триггер, тактируемый уровнем синхросигнала. Построение триггеров на основе одних лишь логических элементов 2И-НЕ в КМОП БИС малоэффективно из-за большого числа компонентов и большой площади, занимаемой на кристалле. Поэтому для использования в БИС высокой сложности используются усовершенствованные варианты электрических схем D-триггеров, тактируемых уровнем сигнала.

D-триггеры на основе двунаправленных проходных ключей

D-триггеры на основе проходных ключей наиболее распространены и полно описаны в первых отечественных справочниках по цифровым ИС, например: Шило В. Л. Популярные цифровые микросхемы. Широко использовались при разработке отечественной серии К1868 4/8-разрядных микро-ЭВМ, применяются в отечественных КМОП БМК. Для реализации таких триггеров по КМОП-технологии достаточно использования одноуровневой металлизации.

Схема D-триггера, тактируемого уровнем синхросигнала на основе двух коммутируемых двунаправленных проходных ключей (первый, входной, на транзисторах VT1, VT2; второй, обратной связи, на транзисторах VT3, VT4), показана на рис. 4а. Транзисторы VT1-VT4 образуют мультиплексор, инверторы D1 и D2 — бистабильную ячейку.

Рис. 4. D-триггер, тактируемый уровнем синхросигнала, на основе двух коммутируемых проходных ключей: а) двухфазное тактирование; б) однофазное тактирование

Преимущество проходного ключа на комплементарных транзисторах заключается в том, что ключ управляется сигналами противоположной полярности, поэтому импульсы помех могут взаимно компенсироваться. Следовательно, триггеры на таких ключах обладают высокой помехоустойчивостью. Проходные ключи входят в состав ИС серии К590, К591, К176, К561 и др.

Для тактирования используется двухфазная синхронизация C, NC. Допустим, что на вход C подан высокий уровень сигнала, на вход NC — низкий. Тогда входной ключ открыт и передает сигнал со входа D через инвертор D1 на выход Q – в инверсной форме, далее через инвертор D2 поступает на выход Q в прямой форме. При этом ключ обратной связи закрыт и отключает инвертор D2 от узла A и тем самым разрывает обратную связь в бистабильной ячейке D1 и D2. D-триггер находится в режиме передачи сигнала.

При изменении фазы синхросигналов C, NC на противоположную входной ключ закрывается и изолирует узел A от входа D. На паразитной емкости узла A сохраняется последнее значение уровня сигнала входа D. Одновременно открывается ключ обратной связи, и инверторы D1 и D2 образуют бистабильную статическую ячейку, в которой запоминается уровень сигнала узла A. Триггер переходит в режим хранения сигнала. Возможно упрощение схемы D-триггера путем исключения ключа обратной связи.

На рис. 4б представлен D-триггер, тактируемый уровнем на проходных ключах (вариант). По принципу работы схема аналогична приведенной на рис. 4а. Она представлена в виде, удобном для топологической реализации на кристалле. Геометрические размеры всех p-МОП-транзисторов берутся равными: длина канала (L) — 5 мкм; ширина канала (W)— 12 мкм. Для n-МОП-транзисторов: L = 5 мкм; W = 8 мкм.

D-триггеры на основе динамических ключей

D-триггеры на основе динамических ключей аиболее полно описаны в монографии [3]. Широко используются в современных быстродействующих КМОП ИС по субмикронной технологии. Схема D-триггера на основе двух синхронизируемых динамических ключей-инверторов (первый, входной, на транзисторах VT1-VT4, второй, обратной связи, на транзисторах VT5-VT8), с использованием двухфазной синхронизации C, NC, показана на рис. 5а.

Рис. 5. D-триггер на основе динамических ключей: а) базовый вариант; б) реализация триггера в схемотехническом редакторе Sedit САПР Tanner EDA; в) формирователь фаз; г) условное графическое обозначение

Допустим, на вход С подан высокий уровень сигнала, на вход NC — низкий. При этом транзисторы VT2, VT3 открыты, первый ключ функционирует как обычный инвертор, и входной сигнал со входа D передается через узел A и логический элемент D1 на выход Q в прямой форме. В этом режиме транзисторы VT6, VT7 закрыты и изолируют транзисторы VT5, VT8 ключа обратной связи от узла A. При изменении фазы синхросигналов (С — на низкий, NC — на высокий) транзисторы VT2, VT3 закрываются и отключают входной ключ от входа D, а в узле А на паразитной емкости сохраняется последний уровень сигнала. При этом транзисторы VT6, VT7 включаются, и ключ обратной связи вместе с логическим элементом D1 образуют бистабильную статическую ячейку, в которой запоминается уровень сигнала в узле А, и D-триггер переходит в режим хранения.

На рис. 5б представлена реализация триггера в схемотехническом редакторе Sedit САПР Tanner EDA. Из технической документации на топологический редактор LEdit САПР Tanner EDA следует, что динамически синхронизируемые ключи-инверторы используются в топологических библиотеках фирмы Orbit Semiconductor для реализации КМОП ИС по 2 мкм-проектным нормам с n-карманом с 2-уровневой металлизацией и фирмы Hewllet Packard для реализации КМОП ИС с 0.5 мкм-проектными нормами с 3-уровневой металлизацией.

Активным уровнем синхросигнала GB, передаваемого по тактовой синхролинии, является низкий уровень, поэтому в триггер введен формирователь фаз (рис. 5в), а синхровход на условном графическом обозначении рис. 5г помечен на входе инвертирующим кружком. Рис. 5г следует читать так: выходные сигналы триггера меняются по низкому уровню синхросигнала GB на входе.

С целью сокращения компонентов в схеме в качестве инвертора обратной связи возможно применение статического инвертора (транзисторы VT5, VT6 (рис. 6)).

Рис. 6. D-триггер на основе динамических ключей (с использованием одного статического инвертора)

Однако в такой схеме для переключения из состояния низкого уровня в состояние высокого уровня (на выходе D-триггера) необходимо, чтобы транзисторы VT1, VT2 были способны переключить ток, отдаваемый включенным транзистором VT6, и наоборот, для этого транзисторы VT1-VT4 имеют размеры больше, чем у VT5, VT6.

На рис. 7 показан D-триггер на основе динамических ключей с асинхронным входом очистки Clb. Для организации асинхронного сброса (сигнал Clb, активным является сигнал низкого уровня) в базовый вариант введен логический элемент 2И-НЕ. Наличие логического нуля на входе Clb независимо от уровня сигнала на другом входе даст логическую единицу на выходе QB, а ее инверсия будет получена на выходе Q (инвертор на транзисторах T11, T14) независимо от уровня синхросигнала на затворах транзисторов T12, T13, то есть триггер «сбросится» асинхронно. Введение в схему асинхронного сброса потребовало дополнительный инвертор на входе информационного сигнала Data. Из этого триггера достаточно просто сделать триггер с асинхронным входом установки (Preset, Set). Нужно лишь заменить QB на Q, а Q на QB и отказаться от дополнительного инвертора на входе Data.

Рис. 7. D-триггер на основе динамических ключей с асинхронным входом очистки (сброса) Clb

Схемотехника двухтактных КМОП триггеров БИС

В микропроцессорных БИС, тактируемых фронтом, наиболее употребляемой структурой ЭП является MS (master/slave — ведущий/ведомый). Она предполагает последовательное соединение двух D-триггеров, тактируемых уровнем синхросигнала. В дальнейшем эти триггеры будем называть двухтактными. Фаза тактирования первого триггера (ведущего M) противоположна фазе тактирования второго (ведомого S).

На рис. 13 приведена схема D-триггера, тактируемого срезом синхросигнала. На рис. 14 приведена электрическая схема двухтактного D-триггера (разряд счетчика без занесения данных), включенного по схеме счетного T-триггера, используемого, например, в двоичных четырехразрядных счетчиках. Для данного триггера предусмотрен вспомогательный асинхронный вход Reset (активным является сигнал высокого уровня), предназначенный для сброса триггера в состояние логического нуля. Логическая единица на входе Reset сформирует на выходе логического элемента 2ИЛИ-НЕ независимо от уровня сигнала на другом входе логический ноль.

Рис. 13. Статический D-триггер, тактируемый фронтом (срезом) синхросигнала: а) электрическая схема; б) схема подключения; в) графическое обозначение

Рис. 14. Электрическая схема статического двухтактного D-триггера с асинхронным входом Reset, включенного по схеме счетного T-триггера

Литература

  1. Прянишников В. А. Электроника: Полный курс лекций: Учебник для вузов. СПб. 2003.
  2. Основы микроэлектроники: Учебное пособие для вузов / Н. А. Аваев, Ю. Е. Наумов, В. Т. Фролкин. М.: Радио и связь. 1991.
  3. Емельянов В.А. Быстродействующие цифровые КМОП БИС. Минск: Полифакт. 1998.

Методические указания к практической работе "Моделирование и исследование логики работы триггеров и регистров."

Практическая работа №7

Тема работы: Моделирование и исследование логики работы триггеров и регистров.

Цель работы: ознакомление с принципом работы триггеров и регистров, получение практических навыков в построении и контроле работоспособности триггеров и регистров, а также исследование логики работы триггеров и регистров в различных режимах методом моделирования с использованием программы Electronics Workbench.

 

Теоретическая часть

 Общие сведения об элементах памяти бортовых цифровых вычислительных устройств

       Для построения цифровых устройств кроме логических элементов требуются элементы памяти, предназначенные для хранения двоичных кодов в течение требуемого времени.

     

 

 

 

 

 

 

 

 

        В качестве статического элемента памяти используются бистабильные ячейки (БЯ), имеющие два устойчивых состояния. Бистабильные ячейки могут быть построены на двух логических элементах И-НЕ или ИЛИ-НЕ, соединенных перекрёстными связями (см. рисунок 1). 

 

 

 

 

 

 

 

 

 

 

         В качестве элементов памяти используются так называемые триггеры. Триггер - это цифровая электронная схема с двумя устойчивыми состояниями, которые устанавливаются при подаче соответствующей комбинации входных сигналов и сохраняются после снятия этих сигналов. Структурная схема триггера показана на рисунке 2. Триггер имеет несколько входов и два выхода -  прямой и инверсный              .    Сигналы на выходах триггера всегда имеют различные значения. Если на прямом выходе сигнал равен 1, то на инверсном - 0 и наоборот. Состояние триггера определяется значением сигнала на прямом выходе (Q).  Если сигнал на прямом выходе равен 1, то триггер находится в состоянии 1.

      Триггеры могут быть синхронными или асинхронными. Если изменения сигнала Q происходит только при наличии специального сигнала С, являющегося сигналом синхронизации, то такой триггер называется синхронным триггером. Синхронизация триггера может происходить либо по уровню сигнала, либо по фронту сигнала (переднему или заднему).

     Асинхронный триггер не имеет входа синхронизации, поэтому переключение триггера происходит только при поступлении на вход информационных входных сигналов X.

     Логика переключения триггера из одного состояния в другое зависит от количества и назначения входов.   Наиболее часто используются в цифровой технике следующие типы триггеров: RS-триггеры, JK-триггеры, D-триггеры и T-триггеры. Буквами R, S, J, K, D и T обозначаются информационные   входы триггеров (Х).

 

Асинхронные и синхронные триггеры разных типов

Асинхронные RS-триггеры

     Асинхронный RS-триггер имеет два информационных входа - R и S. Вход S используется для установки триггера в состояние 1, а вход R - для установки в состояние 0.

     Работа триггера описывается таблицей переходов, которая имеет вид таблицы 1.      

Таблица 1

Входы

Состояния

R

S

 Q(0)

Q(1)

0

0

0

1

0

1

1

1

1

0

0

0

1

1

Не определено

        Из таблицы 1 может быть получено уравнение переходов триггера. После минимизации (например, с использованием карт Карно) уравнение переходов примет вид:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

      Из   уравнения следует, что при S=1, R=0 всегда Qt+1=1, при S=0, R=1 всегда Qt+1=0, а при S=0, R=0 Qt+1=Qt.  Комбинация сигналов S=1, R=1 является запрещенной, так состояние триггера не определено.  

      Для построения триггера на элементах И-НЕ уравнение необходимо преобразовать (двойным инвертированием) к другому виду:

 

Для построения триггера на элементах ИЛИ-НЕ уравнение имеет вид:

 

      Функциональные схемы асинхронных RS-триггеров, построенные на элементах ИЛИ-НЕ (слева) и И-НЕ (справа), и их условные графические обозначения (УГО) показаны на рисунке 3.

        Как видно из рисунка 3, асинхронный RS-триггер представляет собой бистабильную ячейку, построенную на элементах И-НЕ или ИЛИ-НЕ.  

       При построении RS-триггера на элементах И-НЕ действующими установочными сигналами являются инверсные значения информационных сигналов R и S.

 

 

 

Синхронные RS-триггеры    

       Синхронный триггер дополнительно имеет вход синхронизации C, на который поступает синхросигнал. Информационные сигналы R и S воздействуют на состояние триггера только при значении синхросигнала С=1.

     Таблица переходов синхронного RS-триггера состоит из двух частей. Первая часть таблицы описывает переходы триггера при С=1 и совпадает с таблицей переходов асинхронного триггера (см. таблицу 1), а вторая – при С=0.

     При С=0 триггер не меняет своего состояния при любой комбинации сигналов на информационных входах R и S. В этом случае всегда Qt+1= Qt.

      Уравнение синхронного RS-триггера имеет вид:

 

 

 

 

 

 

 

 

 

 

 

 

 

 

     Из уравнения следует, что при С=0  Qt+1= Qt, а при С=1                          т.е. работа  описывается уравнением асинхронного триггера. На рисунке 6.4 приведены функциональные схемы синхронных RS-триггеров, реализованных на элементах И - НЕ для уравнения 

 

 

и на элементах И-ИЛИ-НЕ для уравнения

 

 

     На рисунке 4, кроме основных входов R и S, показаны дополнительные инверсные асинхронные входы R1  и  S1.

Двухтактные RS-триггеры

      Триггеры в ЭВМ используются в различных узлах, между которыми   осуществляется передача информации. Устойчивая работа цепочки триггеров возможна только в том случае, если запись новой информации в триггер осуществляется после считывания ранее записанной информации и передачи её в следующий по цепочке триггер. Это возможно при использовании двух серий синхроимпульсов, сдвинутых относительно друг друга на 180о. Такой принцип управления и синхронизации применяется в двухтактных триггерах. 

       Простейшая схема двухтактного RS-триггера может быть построена на двух однотактных триггерах, причём синхроимпульсы на входы С первого и второго триггеров должны подаваться в противофазе. Это делается с помощью инвертора (см. рисунок 5).

 

        При поступлении на вход первого однотактного триггера импульса С=1   информация на входах R и S устанавливает триггер в соответствующее новое состояние Qt+1, а второй однотактный триггер хранит информацию о предыдущем   состоянии Qt, так как на его входе С сигнал равен нулю. По окончании действия синхроимпульса, т.е. при С=0, первый триггер переходит в режим хранения, а информация Qt+1, записанная в первом триггере, передается во второй, так как на его входе С сигнал становится равным единице. В результате к началу следующего такта на выходе двухтактного RS-триггера появится сигнал, определяемый состоянием Qt+1 первого триггера. В таком триггере выходной сигнал формируется по заднему фронту синхроимпульса.

Двухтактный синхронный RS-триггер может быть использован для построения   других типов триггеров, таких как D-, T-  и JK-триггеров.

     Для установки RS-триггера в 0 или 1 независимо от присутствия сигнала на входе С в схему вводят прямые или инверсные входы R и S асинхронной установки, как показано на рисунке 6

 

 

 

        

.

 

 

 

 

 

 

 

 

 

 

 

Асинхронный и синхронный D-триггеры

     В вычислительной технике широко применяется D-триггер, который реализует функцию временной задержки входного сигнала. D-триггер имеет один информационный вход. Логика работы асинхронного D -триггера описывается таблицей переходов, которая имеет вид таблицы 2.

По таблице 2 может быть записано уравнение переходов D-триггера:

Qt+1 = Dt,

где:  t - текущий момент времени; t+1 - последующий  момент времени.

        Таблица 2

Вход

Состояния

D

 Q(0)

 Q(1)

0

0

0

1

1

1

      Как видно из уравнения, в асинхронном D-триггере состояние (выходной сигнал) Qt+1повторяет значение входного сигнала Dt. Поэтому асинхронный D-триггер по существу является не элементом памяти, а элементом задержки, и рассматривается только как основа для построения синхронного D-триггера.

       Функциональная схема и УГО асинхронного D-триггера, построенного на основе асинхронного RS-триггера, показаны на рисунке 7.  

 

 

 

 

 

 

 

 

 

         Для построения счётчиков, регистров и других цифровых схем используются   синхронные D-триггеры как однотактные, так и двухтактные. Логика работы синхронного D-триггера описывается таблицей переходов, которая имеет вид таблицы 3.

Входы

Состояния

C

D

Q(0)

Q(1)

1

0

0

0

1

1

1

1

0

0

0

1

0

1

0

1

Таблица 3

       Уравнение переходов синхронного триггера, записанное по таблице 6.3, имеет следующий вид:                                

 

     В соответствии с уравнением синхронный D-триггер при С=0 сохраняет свое состояние, а при С=1 работает как асинхронный.

      Функциональная схема синхронного D-триггера на элементах ИЛИ-НЕ приведена на рисунке 8.     

     

 

 

 

 

 

 

 

 

 

 

 

 

 

 

     Функциональная схема двухтактного D-триггера, построенного на основе двухтактного RS- триггера, приведена на рисунке 9.

 

Асинхронный и синхронный T-триггеры

        Т-триггер имеет один информационный вход. Логика работы асинхронного Т-триггера может быть описана таблицей переходов, которая имеет вид таблицы 4.

  Таблица 4

Вход

Состояния

Т

 Q(0)

Q(1)

0

0

1

1

1

0

По таблице 4 может быть получено следующее уравнение асинхронного Т-триггера:                                                 

                                            

Как видно из таблицы 4 и уравнения триггера, при Т=1 асинхронный Т-триггер меняет свое состояние на противоположное, а при Т=0 состояние триггера не изменяется.

      Так как Т-триггер суммирует (или подсчитывает) по модулю два количество единиц, поступающих на его информационный вход, то Т-триггер называют также триггером со счетным входом.

       Логика работы синхронного Т-триггера описывается таблицей переходов, которая имеет вид таблицы 5.

Входы

Состояния

C

Т

 Q(0)

Q(1)

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

Таблица 5

     Из таблицы 5 видно, что при С=0 триггер не изменяет своего состояния, а при С=1 работает как асинхронный Т-триггер.

     Функциональная   схема Т-триггера может быть построена на основе синхронного RS-триггера (однотактного или двухтактного).

        Схема асинхронного Т-триггера приведена на рисунке 10, а синхронного Т-триггера - на рисунке 11. Обе схемы построены на основе синхронного двухтактного RS-триггера. Аналогичные схемы можно строить на основе однотактного RS-триггера. В двухтактных асинхронных Т-триггерах выходной сигнал формируется по заднему фронту входного сигнала Т, а в однотактных - по переднему фронту. В двухтактных синхронных Т-триггерах выходной сигнал формируется по заднему фронту сигнала С. 

        Схему асинхронного Т-триггера, в свою очередь, можно получить из D-триггера простой коммутацией входов и выходов (см. рисунок 12).

 

 

 

 

 

 

JK-триггер

   JK-триггер называется также универсальным триггером. Универсальность схемы JK-триггера состоит в том, что простой коммутацией входов и выходов можно получать схемы других типов триггеров.

  JK-триггер имеет два информационных входа. Вход J используется для установки триггера в состояние 1, а вход К -для установки в состояние 0, т.е. входы J и К аналогичны входам R и S RS-триггера. Отличие заключается в том, что на входы J и К могут одновременно поступать сигналы 1. В этом случае JК- триггер изменяет свое состояние на противоположное.

     Таблица переходов JK-триггера при С=1 имеет вид таблицы 6.

 Таблица 6

Входы

Состояния

J

K

Q(0)

Q(1)

0

0

0

1

0

1

0

0

1

0

1

1

1

1

1

0

      Из таблицы 6 можно получить следующее уравнение JK-триггера:

 

Следовательно, при J=1, K=0 всегда Qt+1=1, а при J=0, K=1 всегда Qt+1=0, т.е. JK-триггер работает как RS-триггер, если рассматривать входы J и K как входы S и R.

 

 

 

 

 

 

 В свою очередь, при J=1, K=1   _Qt+1=Qt, т.е. триггер переходит в противоположное состояние (работает как Т-триггер).    

   Функциональная схема двухтактного JK-триггера и УГО триггера показаны на рисунке 13. Примеры получения других типов триггеров на основе JK-триггера представлены на рисунок 14.

 

 

 

 

 

 

 

       JK-триггер, кроме основных информационных входов и входа синхронизации, может иметь также дополнительные информационные входы, например, дополнительные инверсные асинхронные входы R и S, которые используются для установки триггера в 0 или 1 независимо от значения сигнала на входе синхронизации.  Кроме того, триггер может иметь несколько входов J или K, объединенных по схеме И. 

 

 

Регистры.

Наиболее распространенным узлом цифровой техники и устройств автоматики являются регистры. Регистры строятся на базе синхронных одно- и двухступенчатых RS и D-триггеров. Регистры могут быть реализованы также на базе JK-триггеров.

Регистры с параллельным приемом и выдачей информации служат для хранения информации и называются регистрами памяти или хранения. Запись новой информации в регистр осуществляется после установки на входах D0 ... Dm новой цифровой комбинации при поступлении синхроимпульса С. Количество разрядов записываемой цифровой информации определяется разрядностью регистра, которая, в свою очередь, определяется количеством триггеров, образующих этот регистр. Регистры памяти могут быть реализованы на D-триггерах, если информация поступает на входы регистра в виде однофазных сигналов и на RS-триггерах, если информация поступает в виде парафазных сигналов. В некоторых случаях регистры могут иметь вход для установки выходов в состояние “0”. Этот асинхронный вход называют входом R “сброса” триггеров регистра. На рис. 15 приведены схемы четырехразрядных регистров памяти на D- и RS-триггерах, синхронизируемых уровнем и фронтом синхроимпульсов (обычно четыре триггера объединены в одном корпусе ИМС). На рисунке 15 показаны регистры хранения на D-триггерах, синхронизируемых фронтом (а) и на RS-триггерах, синхронизируемых фронтом (б). На рисунке 15, в показано УГО регистра.

 

Рисунок 15

Регистры с последовательным приемом или выдачей информации называются сдвиговыми регистрами или регистрами сдвига. Они могут выполнять функции хранения и преобразования информации (умножение и деление чисел двоичной системы счисления, преобразование параллельного кода в последовательный и наоборот и т.д.).

На рисунке 16, а и 16,б приведены схемы четырехразрядных регистров сдвига, реализованных на D- и RS-триггерах, а временные диаграммы, поясняющие работу регистра сдвига, приведены на рисунке 17.

Рисунок 16

Рисунок 17

Порядок выполнения работы

Задание 1. Построить на элементах 2И-НЕ и 2ИЛИ-НЕ схемы асинхронных RS-

триггеров (см. рисунок 3) и исследовать логику их работы в статическом режиме. Для этого собрать схемы с использованием пробников и переключателей.

Путем моделирования работы триггеров получить таблицы переходов и сравнить их с таблицей 1. Образцы схем для моделирования приведены на рисунке 18. Исследуемые схемы и таблицы занести в отчет.

Задание 2. Построить на элементах 2И-НЕ и 2-2И-2ИЛИ-НЕ схемы синхронных RS- триггеров (см. рисунок 4) и исследовать логику их работы в статическом режиме. Образцы схем для моделирования приведены на рисунке 19 и 20. В качестве элементов 2-2И-2ИЛИ-НЕ использована микросхема 7455, в которой располагается элемент 4-4И-2ИЛИ-НЕ. Исследуемые схемы и таблицы занести в отчет.

 

Задание 3. Исследовать в статическом режиме логику работы RS-триггера, который имеется в библиотеке программы. Для этого собрать схему, показанную на рисунке 21. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

Задание 4. Исследовать в статическом режиме логику работы двухтактного RS-триггера. Для этого собрать схему, показанную на рисунке 22. Получить таблицу переходов триггера и сравнить ее с таблицей 1. Исследуемую схему и таблицу занести в отчет.

 

 

 

 

 

 

 

Задание 5. Исследовать в статическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 23. Получить таблицу переходов триггера и сравнить ее с таблицей 3. Исследуемую схему и таблицу занести в отчет.

 

 

 

 

 

 

 

Задание 6. Исследовать в динамическом режиме логику работы асинхронного D-триггера. Для этого собрать схему, показанную на рисунке 24. Для визуального наблюдения работы схемы установить частоту генератора 1 Гц. Зарисовать полученную осциллограмму. Исследуемую схему и таблицу занести в отчет.

Задание 7. Собрать и исследовать в статическом режиме схему синхронного D- триггера на элементе 2И-2И-2ИЛИ-НЕ, в качестве которого использовать микросхему 7451 с 2-мя элементами 2И-2И-2ИЛИ-НЕ. Схема для исследования показана на рисунке 25. Результаты исследования занести в отчет.

Задание 8. Собрать и исследовать микросхему 7474, состоящую из 2-х синхронных D-триггеров. Схема показана на рисунке 26. Результаты исследования занести в отчет.

Задание 9. Собрать схему и исследовать работу асинхронного Т-триггера, построенного на базе синхронного D-триггера в статическом режиме. Соответствующая схема показана на рисунке 27. В качестве синхронного D-триггера использовать микросхему 7474 с дополнительными асинхронными входами установки и сброса (инверсные входы R и S). Результаты исследования занести в отчет.

                

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Задание 10. Исследовать работу синхронного JK-триггера в динамическом режиме. Для этого собрать схему, показанную на рисунке 28. При подаче на входы J и K сигналов высокого уровня, а на вход синхронизации импульсов от генератора, триггер будет работать в режиме переключения с частотой в два раза ниже, чем частота генератора. Для визуальной индикации подключить осциллограф к выходам генератора и триггера.

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Задание 11. Собрать схему и исследовать работу синхронного JK-триггера в статическом режиме. Соответствующая схема показана на рисунке 29. В качестве синхронного JK-триггера использовать микросхему 74112. Результаты исследования занести в отчет.

 

 

 

 

 

 

 

Задание 12*.

1) Разработать и начертить схему электрическую функциональную четырехразрядного параллельного регистра на базе D-триггеров синхронизируемых фронтом для четных вариантов или на базе RS-триггеров, синхронизируемых фронтом для нечетных вариантов.

2)  Разработать и начертить схему электрическую функциональную четырехразрядного регистра сдвига на базе на RS-триггеров, синхронизируемых фронтом, для четных вариантов или на базе D-триггеров, синхронизируемых фронтом, для нечетных вариантов.

3) Смоделировать параллельный регистр, разработанный в п. 12.1, в среде Electronics Workbench. Поочередно подать на входы D0 ... D3 код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта, и код на единицу меньший с помощью соответствующих ключей. Подать синхроимпульс С с помощью генератора слов Word Generation, включив его в ручном режиме Step, и убедиться в правильной работе параллельного регистра по состоянию логических пробников на его выходах.

4) Смоделировать регистр сдвига, разработанный в п. 12.2, в среде Electronics Workbench. Для имитации работы схемы подключить ее синхровход к генератору слов Word Generation, включив его в циклическом режиме Sycle. Подать на входы D0 ... D3 регистра код, соответствующий четырем младшим разрядам двоичного числа, равного номеру вашего варианта плюс три. Получить временные диаграммы входных и выходных сигналов сдвигающего регистра на экране логического анализатора Logic Analizer.

Содержание отчета

В отчет о выполненной работе включить следующие материалы:

1. тему и цель работы;

2. результаты выполнения заданий: исследуемые схемы, полученные таблицы переходов, временные диаграммы;

3. анализ полученных результатов;

4. выводы по работе.

Контрольные вопросы:

1.  Из каких логических элементов можно построить схему триггера?

2.  Чем отличаются синхронные триггеры от асинхронных триггеров?

3. Можно ли построить схему D-триггера на основе RS- триггера?

4. Как построить схему Т-триггера, если использовать схему RS- триггера и логические элементы?

5. В каких случаях таблица переходов JK-триггера совпадает с таблицей переходов RS-триггера, в каких случаях отличается?

6. Почему JK-триггер называется универсальным триггером?

7. Почему Т-триггер называется триггером со счетным входом?

8. На какое время может быть задержана установка синхронного D-триггера по отношению к сигналу на его входе?

9. На какое время может быть задержана установка в 1 асинхронного D-триггера по отношению к сигналу на его входе?

10. Чем отличается двухтактный триггер от однотактного триггера?

11. Каково назначение регистров?

12. По каким признакам классифицируют регистры?

13. Чем определяется разрядность регистров?

14. Как работает параллельный регистр?

15. Каким образом осуществить операции умножения и деления в двоичной системе счисления в реверсивном регистре?

16. Как произвести с помощью регистра преобразование последовательного кода числа в параллельный код и обратно?

17. Как обозначаются регистры на схемах электрических функциональных и принципиальных?

 

 

ТРИГГЕРЫ НА МИКРОСХЕМАХ

Если мультивибратор это прибор с двумя неустойчивыми состояниями, который самопроизвольно переходит из одного состояния в другое, то триггер ему полностью противоположен. Это прибор с двумя устойчивыми состояниями и эти состояния он меняет только под внешнем воздействии. Благодаря этому свойству триггеры используются в запоминающих устройствах [1]. В данной работе предлагаются к повторению широко распространенные схемы триггеров, которые можно реализовать на одной логической микросхеме К155ЛА3. Питание подается на 14 выход микросхемы, общий провод 7. Питание осуществляется от стабилизированного источника питания напряжением 5 В.

Асинхронный RS-триггер

Самый простой тип триггера, который является основой для сборки остальных триггеров в данной лабораторной работе. Он собирается на паре логических элементов И-НЕ, хотя аналогично можно использовать ИЛИ-НЕ [2]

Как видно на электрической принципиальной схеме данное электронное устройство обладает симметрией. Если поменять местами входы S и R, одновременно с выходами Q и Q1, то по сути мы получим туже самую схему. Таким образом то где у триггера прямой выход, а где инверсный это по сути вопрос договора.

Для практической реализации схемы используются самодельные модули для изучения микросхем. При подаче питания триггер устанавливается в случайное состояние.

Используя данное устройство можно проследить за выполнением таблицы истинности асинхронного RS-триггер.

Таблица истинности асинхронного RS-триггера

В частности, можно увидеть, что данный триггер переключается просто от прикосновения к проводам и пронаблюдать запрещенное состояние.

Синхронный RS-триггер

Схема асинхронного RS-триггера проста, но за это приходится заплатить целым рядом недостатков: наличие запрещенного состояния, установка 0 и 1 по отдельным линиям отсутствие синхронизации, низкая помехоустойчивость. Эти недостатки частично устраняются в синхронном RS-триггере, который представляет собой асинхронный RS-триггер к которому добавлена схема синхронизации.

В целом работа данного триггера аналогична, с той поправкой, что при наличии на входе синхронизации низкого логического уровня триггер хранит предыдущее состояние, не реагируя на сигналы по входным линиям, т.е. в этот момент он как минимум гораздо более помехоустойчив.

Синхронный статический D-триггер

В основе данного устройства также лежит асинхронный RS-триггер, к которому присоединена схема синхронизации.

Статический D-триггер имеет один информационный вход и один вход синхронизации. Таким образом, устраняется недостаток RS-триггер – установка 0 и 1 по отдельным линиям. При наличии низкого логического уровня на входе синхронизации данное устройство хранит информацию. При подаче на вход синхронизации высокого логического уровня возможна запись информации в устройство.

Таблица истинности синхронного статического D-триггера [2]

Литература

  1. Отряшенков Ю.М. Юный кибернетик – М.: Детская литература, 1978
  2. Ямпольский В.С. Основы автоматики и электронно-вычислительной техники – М. Просвещение, 1991

Специально для сайта Радиосхемы - Denev

   Форум

   Форум по обсуждению материала ТРИГГЕРЫ НА МИКРОСХЕМАХ

Микросхемы.

Микросхемы ТТЛ (74...).

На рисунке показана схема самого распространенного логического элемента — основы микросхем серии К155 и ее зарубежного аналога — серии 74. Эти серии принято называть стандартными (СТТЛ). Логический элемент микросхем серии К155 имеет среднее быстродействие tзд,р,ср.= 13 нс. и среднее значение тока потребления Iпот = 1,5...2 мА. Таким образом, энергия, затрачиваемая этим элементом на перенос одного бита информации, примерно 100 пДж.

Для обеспечения выходного напряжения высокого уровня U1вых. 2,5 В в схему на рисунке потребовалось добавить диод сдвига уровня VD4, падение напряжения на котором равно 0,7 В. Таким способом была реализована совместимость различных серий ТТЛ по логическим уровням. Микросхемы на основе инвертора, показанного на рисунке (серии К155, К555, К1533, К1531, К134, К131, К531), имеют очень большую номенклатуру и широко применяются.

Динамические параметры микросхем ТТЛ серии

ТТЛ серия Параметр Нагрузка
Российские Зарубежные Pпот. мВт. tзд.р. нс Эпот. пДж. Cн. пФ. Rн. кОм.
К155 КМ155 74 10 9 90 15 0,4
К134 74L 1 33 33 50 4
К131 74H 22 6 132 25 0,28
К555 74LS 2 9,5 19 15 2
К531 74S 19 3 57 15 0,28
К1533 74ALS 1,2 4 4,8 15 2
К1531 74F 4 3 12 15 0,28

При совместном использовании микросхем ТТЛ высокоскоростных, стандартных и микромощных следует учитывать, что микросхемы серии К531 дают увеличенный уровень помех по шинам питания из-за больших по силе и коротких по времени импульсов сквозного тока короткого замыкания выходных транзисторов логических элементов. При совместном применении микросхем серий К155 и К555 помехи невелики.

Взаимная нагрузочная способность логических элементов ТТЛ разных серий

Нагружаемый
выход
Число входов-нагрузок из серий
К555 (74LS) К155 (74) К531 (74S)
К155, КM155, (74) 40 10 8
К155, КM155, (74), буферная 60 30 24
К555 (74LS) 20 5 4
К555 (74LS), буферная 60 15 12
К531 (74S) 50 12 10
К531 (74S), буферная 150 37 30

Выходы однокристальных, т. е. расположенных в одном корпусе, логических элементов ТТЛ, можно соединять вместе. При этом надо учитывать, что импульсная помеха от сквозного тока по проводу питания пропорционально возрастет. Реально на печатной плате остаются неиспользованные входы и даже микросхемы (часто их специально «закладывают про запас») Такие входы логического элемента можно соединять вместе, при этом ток Ioвх. не увеличивается. Как правило, микросхемы ТТЛ с логическими функциями И, ИЛИ потребляют от источников питании меньшие токи, если на всех входах присутствуют напряжения низкого уровня. Из-за этого входы таких неиспользуемых элементов ТТЛ следует заземлять.

Статические параметры микросхем ТТЛ

Параметр Условия измерения К155 К555 К531 К1531
Мин. Тип. Макс. Мин. Тип. Макс. Мин. Тип. Макс. Мин. Макс.
U1вх, В
схема
U1вх или U0вх Присутствуют на всех входах 2 2 2 2
U0вх, В
схема
0,8 0,8 0,8
U0вых, В
схема
Uи.п.= 4,5 В 0,4 0,35 0,5 0,5 0,5
I0вых= 16 мА I0вых= 8 мА I0вых= 20 мА
U1вых, В
схема
Uи.п.= 4,5 В 2,4 3,5 2,7 3,4 2,7 3,4 2,7
I1вых= -0,8 мА I1вых= -0,4 мА I1вых= -1 мА
I1вых, мкА с ОК
схема
U1и.п.= 4,5 В, U1вых=5,5 В 250 100 250
I1вых, мкА Состояние Z
схема
U1и.п.= 5,5 В, U1вых= 2,4 В на входе разрешения Е1 Uвх= 2 В 40 20 50
I0вых, мкА Состояние Z
схема
U1и.п.= 5,5 В, Uвых= 0,4 В, Uвх= 2 В -40 -20 -50
I1вх, мкА
схема
U1и.п.= 5,5 В, U1вх= 2,7 В 40 20 50 20
I1вх, max, мА U1и.п.= 5,5 В, U1вх= 10 В 1 0,1 1 0,1
I0вх, мА
схема
U1и. на его инверсном выходе).

Законы функционирования триггеров задаются таблицами переходов с компактной записью, при которой в столбце состояний может быть указано, что новое состояние совпадает с предыдущим либо является его отрицанием

Типы триггеров.

Триггер типа RS имеет два входа раздельной установки в нулевое и единичное состояния. Воздействие по входу S (обозначен по первой букве слова set – установка) приводит триггер в единичное состояние, а воздействие по входу R (от первой буквы слова reset – сброс) – в нулевое. Одновременная подача сигналов S и R не допускается, что является недостатком для RS-триггера.

Асинхронный RS-триггер на элементах И-НЕ показан на рисунке 3.3.1.1. Триггер образован из двух комбинационных схем И-НЕ, соединенных таким образом, что возникают положительные обратные связи, благодаря которым в устойчивом состоянии выходной транзистор одной схемы ИЛИ-НЕ закрыт, а другой открыт. Таблица 3.1.1.1 определяет закон функционирования триггера. На рисунке 3.3.1.2 приведена временная диаграмма иллюстрирующая работу асинхронного RS-триггера.

Рисунок 3.3.1.1 - Схема асинхронного RS-триггера на элементах И-НЕ

R

S

Q

Примечание

0

0

Q

Хранение

0

1

1

Установка 1

1

0

0

Установка 0

1

1

-

Запрещено

Таблица 3.3.1.1 - Таблица переходов асинхронного RS-триггера на элементах ИЛИ-НЕ

Рисунок 3.3.1.2 - Диаграмма работы асинхронного RS-триггера

При R=1 и S=0 триггер устанавливается в нулевое состояние Q=0; при R=0 и S=1 он устанавливается в единичное состояние Q=1; при R=S=0 триггер сохраняет состояние, в котором он находился до момента поступления на его входы нулевых сигналов. При R=S=1 на прямом и инверсном выходах устанавливается нулевой сигнал. Триггероное кольцо превращается в два независимых инвертора, и при переходе к хранению (R=S=0) триггер может устанавливаться в любое состояние. Поэтому такая комбинация входных сигналов запрещена.

Синхронизируемый однотактный RS-триггер приведен на рисунке 3.3.1.3. Такие RS-триггеры имеют два информационных входа R и S и вход синхронизации C. Кроме того, триггер может иметь несинхронизируемые входы R и S. В этом случае функционирование триггера осуществляется либо под воздействием несинхронизируемых входов при С=0, либо под воздействием синхронизируемых входов. В последнем случае на несинхронизируемых входах должны присутствовать сигналы, которые не влияют на состояние схемы. На рисунке 3.3.1.4 приведена временная диаграмма иллюстрирующая работу синхронного однотактного RS-триггера. 

Рисунок 3.3.1.3 - Схема синхронного RS-триггера

 

Рисунок 3.3.1.4 - Диаграмма работы синхронного RS-триггера

Таблица 3.3.1.2 определяет переходы RS-триггера  для синхронизируемых входов R и S. Работа в соответствии с данной таблицей осуществляется при сигнале несинхронизируемого входа R=1 и при С=1.

R

S

Q

Примечание

1

1

Q

Хранение

1

0

1

Установка 1

0

1

0

Установка 0

0

0

-

Запрещено

Таблица 3.3.1.2 - Таблица переходов для однотактного RS-триггера

Входная информация заносится в синхронизируемый однотактный RS-триггер через элементы входной логики 1 и 2 в момент поступления сигнала синхронизации С. В отсутствие сигнала синхронизации триггер может быть установлен в состоянии 0 путем подачи на несинхронизируемые вход R сигнала R=0.

Двухтактный RS-триггер. Устойчивая работа однотактных RS- триггеров в схеме с передачей информации между триггерами возможно только в случае, если занесение в триггер информации осуществляется после завершения передачи информации о прежнем его состоянии в другой триггер (см. рисунок 3.3.1.5). Это достаточно просто обеспечивается при использовании двух серий находящихся в противофазе синхросигналов. Таблица 3.3.1.3 задает закон функционирования такого двухтактного триггера. Этот тирггер изменяет свои состояния только после окончания действия сигнала синхронизации С=1 (переход в режим хранения информации). Поэтому из двухтактных триггеров можно строить произвольные схемы, в том числе подавать сигналы с выхода триггера на его вход.

R

S

Q

Примечание

0

0

Q

Хранение

1

0

0

Установка 0

0

1

1

Установка1

1

1

-

Запрещено

Таблица 3.=1, первый RS- триггер перейдет в режим хранения, а второй примет то же состояние, что и первый. В результате к следующему такту на входе двухтактного RS- триггера появится сигнал нового состояния. На рисунке 3.3.1.6, приведена временная диаграмма иллюстрирующая работу двухтактного RS-триггера.

Рисунок 3.3.1.6 - Диаграмма работы двухтактного RS-триггера

 

Проектирование схем в Electronics Workbench

При проектировании схем в Electronics Workbench использовались элементы панели инструментов "Digital" и соответствующие функциональные элементы : Or, Nor, And, Nand.

Рисунок 3.3.1.7 - Панель инструментов "Digital"

Триггер типа D (от слова delay – задержка) принимает информацию по одному входу и реализует функцию временной задержки. D-триггер имеет только режимы установки 1 и 0. В связи с этим несинхронизируемый D-триггер не применяется, т.к. его выход будет просто повторять входной сигнал. Синхронизируемы однотактный D-триггер задерживает рапространение входного сигнала на время паузы между синхросигналами (задержка на полпериода). Для задержки на период (на один такт) используется двухтактный D-триггер.

Inputs

Outputs

D

C

S

R

Q

Q^

X

X

1

0

0

1

X

X

0

1

1

0

X

X

0

0

1

0

X

0

1

1

Q'

QB'

X

1

1

1

Q'

QB'

0

RE

1

1

0

1

1

RE

1

1

1

0

Таблица 3.

X

X

X

1

0

0

1

X

X

X

0

1

1

0

X

X

X

0

0

1

0

X

X

0

1

1

Q'

QB'

X

X

1

1

1

Q'

QB'

0

0

FE

1

1

Q'

QB'

0

1

FE

1

1

0

1

1

0

FE

1

1

1

0

1

1

FE

1

1

QB'

Q'

Таблица 3.3.1.5 - Таблица истинности синхронного JK-триггера

 

Триггер типа T называется триггером со счетным входом (или счетным триггером). Он изменяет свое состояние на противоположное каждый раз, когда на его вход приходит очередной сигнал. Обозначение триггера пришло от первой буквы анг.слова toggle-защелка.

Т.к. в Electronics Workbench не приводится T-триггер его можно получить объединив информационные входы JK-триггера.

Задание:

  1. Используя пакет Electronics Workbench спроектировать схемы RS, D, JK, T-триггеров на основе элементов, используя для составления схемы таблицу истинности и проанализировать работы триггеров.
  2. Составить отчет о выполнении лабораторной работы в MS Word. В отчет включить:
    - схемы триггеров;
    - временные диаграммы работы триггеров.
  3. Задания выполняются соответственно по вариантам:

    1. Схема двухтактного RS-триггера на базе элементов ИЛИ-НЕ;
    2. Схема двухтактного RS-триггера с использованием микросхемы приведенной Electronics Workbench;
    3. Схема D -триггера с использованием микросхемы приведенной в Electronics Workbench;
    4. Схема JK-триггера с использованием микросхемы приведенной в Electronics Workbench;
    5. Схема T-триггера с использованием микросхемы приведенной в Electronics Workbench.

    Примечание: Для построения и анализа работы T, D и JK триггеров используйте их условные обозначения.




    Вернуться к содержанию

    Триггеры

     

    1.6.  Триггеры

    Триггеры имеют два устойчивых состояния. Эти состояния определяются по логическим уровням на выходах триггера. Триггер снабжается двумя выходами: прямым Q и инверсным  Q. Состояние триггера определяет логический уровень на выходе Q. Говорят, что триггер находится в состоянии логической единицы, если на выходе Q уровень напряжения, соответствующий логической единице.

    Триггеры могут иметь входы различного типа:

    R (от англ. RESET) – раздельный вход установки в состояние 0;

    S (от англ. SET) – раздельный вход установки в состояние 1;

    К – вход установки универсального триггера в состояние 0;

    J – вход установки универсального триггера в состояние 1;

    V - вход разрешения;

    С - синхронизирующий вход;

    D - информационный вход;

    Т - счетный вход

     и некоторые другие.

    Обычно название триггера дают по имеющимся у него входам: RS-риггер, JK-триггер, D-триггер   и др.

    По способу записи информации триггеры подразделяются на асинхронные и синхронные. В асинхронных триггерах состояние на выходе изменяется сразу же после изменения сигнала на информационных входах. В синхронных триггерах для передачи сигнала с информационных входов на выходы требуется специальный синхронизирующий импульс. Синхронные триггеры подразделяются на триггеры со статическим управлением и триггеры с динамическим управлением. В триггерах с динамическим управлением передача сигнала с информационных входов на выходы осуществляется по фронту или по спаду синхронизирующего импульса.

    Триггеры относятся к цифровым автоматам. В отличие от комбинационных схем состояние на выходе триггера в данный момент времени определяется  не только состояниями на входах триггера в этот же  момент времени, но и предыдущим состоянием триггера. Цифровые автоматы, к которым относятся триггеры, иногда называют последовательными схемами.

    Триггеры строились по самым разнообразным электрическим схемам. В последнее время триггеры обычно конструируют, используя логические элементы.

    Рассмотрим два варианта  RS-триггера: RS-триггер с прямыми входами и RS-триггер с инверсными входами. Установка триггера в нужное состояние осуществляется подачей уровня логической «1» на соответствующий вход для триггера с прямыми входами и подачей сигналов  логического «0»  для триггера с инверсными входами.

    Наибольшее распространение получили RS-триггеры, построенные на логических элементах 2И-НЕ или 2ИЛИ-НЕ. На рисунке 1.36,а приведена функциональная схема RS-триггера с инверсными входами на двух логических элементах 2И-НЕ, а на рисунке 1.36,б – его условное обозначение на принципиальных схемах.

    RS- триггер с прямыми входами можно получить, имея в наличии два логических элемента 2ИЛИ-НЕ. Триггер получается путем соединения выхода первого логического элемента с одним из входов второго и соединения выхода второго логического элемента с одним из входов первого. Как видно из получившейся схемы (рис. 1.37,а), по отношению к логическим элементам  триггер симметричен. По этой причине не имеет принципиального значения, выход какого из элементов считать прямым выходом триггера. Допустим, что прямым выходом триггера является верхний вывод. Определим, какой из входов триггера является входом R, а  какой – входом  S. Вспомним, что активным  логическим  уровнем для  элементов ИЛИ-НЕ является уровень логической единицы, т.е. если на входе элемента 2ИЛИ-НЕ действует логическая «1», то на выходе будет «0». Зная, что вход R – это вход установки триггера в нулевое состояние, приходим к выводу, что входом R в данном случае будет верхний вход RS-триггера. Функциональная схема RS-триггера с прямыми входами на двух логических элементах 2ИЛИ-НЕ и его условное обозначение на принципиальных схемах приведены соответственно на рисунках 1.37а,б.

    Работу RS-триггера можно описать различными способами: аналитически с помощью формулы; с помощью таблицы, в которой записываются состояния на входах и выходах триггера в различные моменты времени;  с помощью временных диаграмм. На временной диаграмме показывают, как меняются сигналы на выходах триггера при изменении сигналов на его входах.

     

    Рассмотрим временную диаграмму работы RS-триггера с прямыми входами. Для RS-триггера нужно показать 4 графика (рис. 1.38). Пусть на входах R и S установлены пассивные для элементов ИЛИ-НЕ уровни логического нуля (пассивные логические уровни не могут изменить состояние триггера) и пусть триггер находится в единичном состоянии, т.е. на выходе Q уровень логической единицы. Подадим на вход R в момент времени t1 уровень логической единицы. Для анализа работы RS-триггера, как и любого цифрового устройства, воспользуемся понятием активного логического уровня. Это существенно облегчает анализ работы схемы. Если на одном входе логического элемента действует активный логический уровень, то нет необходимости анализировать логические состояния на других входах элемента. Т.к. в момент времени t­1 на входе R элемента DD1.1 действует активный логический уровень, то на выходе этого элемента, как следует из таблицы истинности, будет уровень логического нуля. На входах Х1 и Х2 элемента DD1.2 уровни логического нуля и, следовательно, на выходе этого элемента уровень логической единицы. Мы видим, что состояние триггера изменилось с единичного на нулевое. В момент времени t2 установим на входе R уровень логического нуля. На входе Х2 элемента DD1.1 уровень логической единицы и поэтому состояние триггера не изменится: на выходе Q логический нуль, а на выходе Q – логическая единица. В момент времени t3 на входе S установим уровень логической единицы, т.е. на входе Х2 элемента DD1.2 будет активный логический уровень и на выходе этого элемента установится уровень логического нуля. На входах Х1 и Х2 элемента DD1.1 будут уровни логического нуля, а на выходе этого элемента – уровень логической единицы. Триггер перешел из нулевого состояния в единичное. В момент времени t4 подадим на вход S уровень логического нуля и, проведя аналогичный анализ, увидим, что состояние триггера в момент времени t4 не изменится. В момент времениt5 подадим на вход S уровень логической единицы. Проведя аналогичный анализ, увидим, что состояние триггера не изменилось: на прямом выходе Q – уровень логической единицы, а на инверсном – уровень логического нуля. В момент времени t6 установим уровень логической единицы на входе R. В этом случае на выходе Q появится уровень логического нуля, и уровень логического нуля останется на выходе Q. В момент времени t7 установим на входах R и S одновременно уровень логического нуля. Состояние триггера в этом случае будет неопределенным. Может оказаться, что на выходе Q логическая единица, а на выходе Q логический нуль, или наоборот. Поэтому в устройствах цифровой техники одновременную подачу активных логических уровней на входы R и S триггера запрещают. Такой запрет делают не потому, что триггер выйдет из строя, а потому, что состояние триггера неоднозначно после одновременного снятия уровней логической единицы на входах R и S.  В момент времени t8 подадим на вход R  напряжение логической единицы, в результате чего на прямом выходе триггера получим напряжение логического нуля.

    Рассмотренные триггеры относятся к так называемым асинхронным триггерам. В асинхронных триггерах состояние на выходе изменяется в момент поступления сигналов  на информационные входы. В синхронных триггерах для передачи сигнала с информационных входов на выход  требуется специальный синхронизирующий импульс.

    Синхронные триггеры подразделяются на триггеры со статическим управлением и  триггеры с динамическим управлением. В триггерах с динамическим управлением передача сигналов с  информационных входов на выходы осуществляется  либо по фронту синхронизирующего импульса, либо по спаду синхронизирующего импульса.

    На рисунках 1.39,а,в приведены функциональные схемы синхронного RS-триггера с прямыми входами, а условное обозначение этих триггеров на принципиальных схемах показано на рисунке 1.39,б.

    Рассмотрим функциональную схему синхронного RS-триггера, приведенную на рисунке 1.39а. При С=0  на входах R, S  асинхронного триггера на

    элементах DD1.1 и  DD1.2 действуют сигналы логического нуля (логический нуль является пассивным логическим уровнем для логических элементов 2ИЛИ-НЕ), поэтому при любых комбинациях сигналов на входах R, S синхронного RS-триггера состояние триггера не меняется. При С=1 рассмотренный синхронный RS-триггер работает точно так же, как рассмотренный чуть раньше асинхронный RS-триггер с прямыми входами. Рассмотренный только что синхронный RS-триггер относится к триггерам со статическим управлением.

    На рисунках 1.40,а и 1.41,а приведены функциональные схемы синхронных RS-триггеров с динамическим управлением, а их условные обозначения на принципиальных схемах соответственно на рисунках 1.40,б и 1.41,б. Если в обозначении синхронного RS-триггера с динамическим управлением стрелочка на входе С направлена к триггеру, то передача сигналов с информационных входов на выходы происходит по фронту импульса, а если стрелочка направлена от обозначения триггера, то передача сигнала осуществляется по  спаду импульса.

    Рассмотрим синхронный RS-триггер с динамическим управлением, схема которого приведена на рисунке 1.40,а. Проанализировав функциональную схему синхронного RS-триггера с динамическим управлением, убедимся в том, что состояние триггера не меняется как при изменении  сигналов  на входах  S и R  при С=0, так и при С=1, если триггер переключился по фронту синхронизирующего импульса. При C=0 на выходах элементов DD2.1, DD2.2 будут сигналы логической единицы, и состояние на выходе триггера изменяться не будет при любых изменениях сигналов на входах R и S. 

    Установим на инверсном входе S уровень логического нуля, на инверсном входе R уровень логической единицы, и сигнал на входе С  изменим с логического нуля на логическую единицу. На выходе элемента DD2.1 появится сигнал логического нуля и триггер перейдет в единичное состояние, или состояние триггера не изменится, если он находился в единичном состоянии. Оставляя на входе С сигнал логической единицы, перевести триггер в нулевое состояние не удается.  Для перевода триггера в противоположное состояние обязательно необходимо подать синхронизирующий импульс.

     В синхронных  RS-триггерах со статическим управлением остается неоднозначность состояния на выходе триггера, если с входов  R, S одновременно убирать активные уровни сигналов. Для устранения неоднозначности в схему синхронного  RS-триггера добавляют логический элемент «НЕ». Получившийся триггер является D-триггером со статическим управлением. Функциональная схема этого триггера приведена на рисунке 1.42,а, а его условное обозначение на принципиальных схемах – на рисунке 1.42,б.

    При С=0 состояние триггера изменяться не будет какой бы ни был сигнал на входе D, т.к. на выходах элементов DD2.1, DD2.2 будут сигналы логических нулей. При С=1 и D=1 на выходе элемента DD2.1 появится сигнал логического нуля, а на прямом выходе D-триггера – сигнал логической единицы. При С=1 и D=0 сигнал логического нуля появится на выходе элемента DD2.2, на инверсном выходе D-триггера установится логическая единица, а на прямом выходе –логический нуль.  Таким образом, D-триггер воспринимает информацию с входа D и передает ее на выход Q при C=1, и затем хранит ее сколько угодно долго (пока подключен источник питания) при С=0. Т.е. мы имеем ячейку памяти для хранения 1 бита информации.

    На рисунке 1.43,а приведен еще один вариант схемы D-триггера со статическим управлением. Условное обозначение обоих этих триггеров одинаковое.

    Временная диаграмма работы D-триггера со статическим управлением приведена на рисунке 1.44. Из диаграммы следует, что передача информации с входа D на выход Q осуществляется во время действия синхронизирующего импульса.  Счетный триггер из данного триггера путем соединения инверсного выхода с входом D получить нельзя.

    Из D-триггера можно легко получить DV-триггер. Вместо логических элементов 2И-НЕ используют логические элементы 3И-НЕ и делают дополнительно вход разрешения V. Функциональная схема DV-триггера и его условное обозначение на принципиальных схемах показаны соответственно на рисунке 1.45,а-б.

    Широко используют D-триггеры с динамическим управлением. В них передача информации с информационных входов на выходы осуществляется либо по фронту синхронизирующего импульса, либо по спаду синхронизирующего импульса. Функциональная схема D-триггера с передачей информации с входа на выход триггера по фронту синхронизирующего импульса приведена на рисунке 1.46,а, а его условное обозначение на принципиальных схемах – на рисунке 1.46,б.

    При С=0 на выходах элементов DD1.3, DD1.4 будут сигналы логических единиц и состояние на выходе триггера не изменится при любых изменениях сигнала на входе D. Установим на входе D сигнал логической единицы и изменим на входе С сигнал с логического нуля на единицу. Перед подачей на вход С сигнала логической единицы на выходе элемента DD1.2 логический нуль, а на верхнем входе элемента DD1.3  логическая единица. При появлении на входе С логической единицы на выходе элемента DD1.3 установится логический нуль, а на прямом выходе триггера – логическая единица. Сигнал логического нуля подается с выхода элемента DD1.3 на нижний вход элемент DD1.1 и на верхний вход элемента DD1.4. Оставляя на входе С логическую единицу, изменим сигнал на входе D с логической единицы на нуль. На выходе элемента DD1.2 установится логическая единица, а сигналы на выходах элементов DD1.1, DD1.3 не изменятся, следовательно, не изменится состояние на выходе триггера.

    При D=0 изменим сигнал на входе С с логической единицы на нуль. На выходах элементов DD1.3, DD1.4 будут логические единицы, а на прямом выходе триггера останется сигнал логической единицы. Затем изменим сигнал на входе С с логического нуля на логическую единицу. На выходе DD1.4 установится логический нуль, на инверсном выходе триггера логическая единица, а прямом выходе – логический нуль. Из анализа работы данного триггера следует, что в нем передача информации с входа D на выход Q осуществляется по фронту синхронизирующего импульса, подаваемого на вход С.

    Триггеры являются составной частью счетчиков электрических импульсов. D-триггер с динамическим управлением легко превратить в счетный триггер. С этой целью необходимо инверсный выход триггера соединить с информационным входом D, а импульсы подавать на синхронизирующий вход. Схема такого соединения приведена на рисунке 1.46,в.

     

    Находят применение двухтактные RS-триггеры (рис. 1.47,а). На рисунке 1.47,б приведена схема счетного триггера, построенного на основе двухтактного RS-триггера. Двухтактный RS-триггер состоит из двух триггеров: главного и вспомогательного. Иногда главный триггер называют ведущим, а вспомогательный ведомым. По окончании синхронизирующего (тактового) импульса вспомогательный триггер переписывает информацию с выхода главного триггера. Используя двухтактные RS-триггеры, можно построить JK-триггер. В JK-триггере устранена неопределенность, возникающая в RS-триггере при одновременном снятии активных логических сигналов с входов R и S.

    Функциональная схема JK-триггера, построенного с использованием  двухтактных (двухступенчатых) RS-триггеров, приведена на рисунке 1.48,а, а его условное обозначение на принципиальных схемах – на рисунке 1.48,б.

     

    В условных обозначениях триггеров, построенных с использованием двухтактного синхронного RS-триггера, ставят две буквы Т. Если входы J и K данного триггера соединить вместе и подать на них сигнал логической единицы, а импульсы подавать на вход С, то получим счетный триггер.

     Широкое распространение получили JK-триггеры, построенные с использованием синхронных RS-триггеров с динамическим управлением. На рисунке 1.49,а приведена функциональная схема JK-триггера, переключающегося по спаду синхронизирующего импульса, а условное обозначение этого триггера на принципиальных схемах приведено на рисунке 1.49,б. Элементы DD1.1, DD1.2 образуют асинхронный RS-триггер.

    Функциональная схема JK-триггера, переключающегося по фронту синхронизирующего импульса, показана на рисунке 1.50,а, а условное обозначение приведено на рисунке 1.50,б. При С=0 на выходах элементов DD2.1 и DD2.2 логические единицы и состояние RS–триггера DD3 не изменяется. Если на инверсных входах J и K логические единицы, то переключение сигнала  на входе С с логического нуля на логическую единицу не изменит состояние на выходе JK–триггера.

    На рисунке 1.50,в приведена схема использования JK-триггера в качестве счетного. На входы J и K подаются логические нули, а импульсы подаются на вход С. Вход С в данном случае является счетным входом Т. Частота импульсов на выходе данного счетчика в два раза меньше частоты импульсов на входе. Скважность импульсов на выходе счетчика равна двум независимо от скважности импульсов на входе счетчика.

    Напомним, что триггеры относятся к цифровым автоматам. Цифровые автоматы состоят из комбинационных схем. Триггеры входят в состав счетчиков электрических импульсов, регистров, запоминающих устройств. Один из универсальных сдвиговых регистров рассмотрен в главе 2. Перейдем к рассмотрению счетчиков и запоминающих устройств.

     

     

    Работа с таблицей истинности и объяснение

    Термин «цифровой» в электронике означает создание, обработку или сохранение данных в виде двух состояний. Два состояния могут быть представлены как ВЫСОКИЙ или НИЗКИЙ, положительный или неположительный, установленный или сброшенный, что в конечном итоге является двоичным. Высокое значение равно 1, а низкое - 0, поэтому цифровая технология выражается в виде серии нулей и единиц. Например, 011010, в котором каждый термин представляет отдельное состояние. Таким образом, этот процесс фиксации в аппаратном обеспечении выполняется с использованием определенных компонентов, таких как защелка или триггер, мультиплексор, демультиплексор, кодеры, декодеры и т. Д., Которые вместе называются последовательными логическими схемами .

    Итак, мы собираемся обсудить триггеры , также называемые защелками . Защелки также можно понимать как бистабильный мультивибратор как два стабильных состояния. Как правило, эти схемы защелки могут быть активными с высоким или активным низким уровнем, и они могут запускаться сигналами HIGH или LOW соответственно.

    Распространенные типы шлепанцев:

    1. RS Триггер (RESET-SET)
    2. D Триггер (данные)
    3. Джек-шлепок (Джек-Килби)
    4. T Триггер (тумблер)

    Из вышеперечисленных типов только триггеры JK и D доступны в форме интегрированной ИС и также широко используются в большинстве приложений.В этой статье мы поговорим о флип-флопе D типа .

    D Триггер:

    D Триггеры также используются в составе элементов памяти и процессоров данных. D-триггер может быть построен с использованием логического элемента NAND или логического элемента NOR. Благодаря своей универсальности они доступны в виде пакетов IC. Основное применение D-триггера состоит в том, чтобы ввести задержку в схему синхронизации, в качестве буфера, выборки данных через определенные интервалы. D-триггер проще с точки зрения подключения проводов по сравнению с JK-триггером.Здесь мы используем логических элементов NAND для демонстрации D-триггера.

    Каждый раз, когда синхросигнал НИЗКИЙ, вход никогда не будет влиять на состояние выхода . Часы должны быть высокими, чтобы входы стали активными. Таким образом, D-триггер представляет собой управляемую бистабильную защелку, в которой тактовый сигнал является управляющим сигналом. Опять же, это делится на D-триггера, запускаемого положительным фронтом, и D-триггера, запускаемого отрицательным фронтом . Таким образом, выход имеет два стабильных состояния, основанных на входах, которые обсуждались ниже.

    Таблица истинности D-триггера:

    Часы

    ВХОД

    ВЫХОД

    Д

    квартал

    Q ’

    НИЗКИЙ

    х

    0

    1

    ВЫСОКИЙ

    0

    0

    1

    ВЫСОКИЙ

    1

    1

    0

    D (данные) - это состояние входа для D-триггера.Q и Q ’представляют собой выходные состояния триггера. Согласно таблице, в зависимости от входов выход меняет свое состояние. Но важно учитывать, что все это может происходить только при наличии тактового сигнала. Это работает точно так же, как триггер SR, только для дополнительных входов.

    Представление D-триггера с использованием логических вентилей:

    ВХОД

    ВЫХОД

    Вход 1

    Вход 2

    Выход 3

    0

    0

    1

    0

    1

    1

    1

    0

    1

    1

    1

    0

    Таким образом, сравнивая таблицу истинности логического элемента И-НЕ и применяя входные данные, указанные в таблице истинности D-триггера, можно проанализировать выходные данные.Анализ вышеуказанной сборки как трехступенчатой ​​конструкции с учетом предыдущего состояния (Q ’) как 0

    , когда D = 1 и ЧАСЫ = ВЫСОКИЕ

    Выход: Q = 1, Q ’= 0. Работа исправна.

    ПРЕДУСТАНОВКА и ОЧИСТКА:

    D-триггер имеет еще два входа, а именно PRESET и CLEAR. Сигнал HIGH на выводе CLEAR приведет к сбросу выхода Q, равному 0. Аналогично, сигнал HIGH на контакте PRESET заставит выход Q установить значение 1. Следовательно, само название объясняет описание контактов.

    Часы

    ВХОД

    ВЫХОД

    ПРЕДУСТАНОВКА

    ОЧИСТИТЬ

    Д

    квартал

    Q ’

    Х

    ВЫСОКИЙ

    НИЗКИЙ

    Х

    1

    0

    Х

    НИЗКИЙ

    ВЫСОКИЙ

    Х

    0

    1

    Х

    ВЫСОКИЙ

    ВЫСОКИЙ

    Х

    1

    1

    ВЫСОКИЙ

    НИЗКИЙ

    НИЗКИЙ

    0

    0

    1

    ВЫСОКИЙ

    НИЗКИЙ

    НИЗКИЙ

    1

    1

    0

    Корпус микросхемы:

    Используемая здесь микросхема - HEF4013BP (двойной триггер D-типа). Это 14-контактный корпус, который содержит 2 отдельных D-триггера. Ниже представлена ​​схема контактов и соответствующее описание контактов.

    PIN

    PIN Описание

    квартал

    Истинный выход

    Q ’

    Выход комплимента

    CP

    Тактовый вход

    CD

    CLEAR-Прямой ввод

    D

    Ввод данных

    SD

    PRESET - Прямой ввод

    В SS

    Земля

    В DD

    Напряжение питания

    Требуется компонентов:

    1. IC HEF4013BP (триггер Dual D) - 1
    2. LM7805 - 1 No.
    3. Тактильный переключатель - 4
    4. аккумулятор 9В - 1 шт.
    5. светодиод (зеленый - 1; красный - 1)
    6. Резисторы (1 кОм - 4; 220 кОм -2)
    7. Макет
    8. Соединительные провода

    D Схема триггера и пояснение:

    Здесь мы использовали IC HEF4013BP для демонстрации схемы D-триггера, , которая имеет внутри два D-триггера. Источник питания IC HEF4013BP V DD имеет диапазон от 0 до 18 В, и данные доступны в техническом описании.Это показано на снимке ниже. Поскольку на выходе мы использовали светодиод, источник был ограничен до 5 В.

    Мы использовали регулятор LM7805 для ограничения напряжения светодиода.

    Практическая демонстрация D-триггера:

    Кнопки D (Данные), PR (Предустановка), CL (Очистить) являются входами для D-триггера. Два светодиода Q и Q ’представляют собой выходные состояния триггера. Батарея 9 В действует как вход для регулятора напряжения LM7805. Следовательно, регулируемый выход 5 В используется в качестве напряжения постоянного тока и вывода на ИС.Таким образом, для разных входов в D соответствующий выход можно увидеть через светодиоды Q и Q ’.

    Штыри CLK, CL, D и PR обычно опущены в исходное состояние, как показано ниже . Следовательно, входное состояние по умолчанию будет НИЗКИМ для всех контактов. Таким образом, исходное состояние согласно таблице истинности такое, как показано выше. Q = 1, Q ’= 0.

    Ниже мы описали различные состояний триггера типа D с использованием схемы D-триггера, выполненной на макетной плате .

    Состояние 1:

    Часы - НИЗКИЙ; D - 0; PR - 0; CL - 1; Q - 0; Q ’- 1

    Для входов состояния 1 горит КРАСНЫЙ светодиод, указывающий, что Q ’ВЫСОКИЙ, а ЗЕЛЕНЫЙ светодиод показывает, что Q имеет низкий уровень. Как обсуждалось выше, когда CLEAR установлен на HIGH, Q сбрасывается на 0 , что можно увидеть выше.

    Состояние 2:

    Часы - НИЗКИЙ; D - 0; ПР - 1; CL - 0; Q - 1; Q ’- 0

    Для входов Состояния 2 горит ЗЕЛЕНЫЙ светодиод, указывающий, что Q имеет ВЫСОКИЙ уровень, а КРАСНЫЙ светодиод показывает, что Q ’НИЗКОЕ.Как обсуждалось выше, когда PRESET установлен на HIGH, Q устанавливается на 1 , что можно увидеть выше.

    Состояние 3: Часы - НИЗКИЙ; D - 0; ПР - 1; CL - 1; Q - 1; Q ’- 1

    Для входов состояния 3 светятся КРАСНЫЙ и ЗЕЛЕНЫЙ светодиоды, указывая на то, что Q и Q ’изначально находятся в ВЫСОКОМ состоянии. Когда PR и CL опускаются при отпускании кнопок, состояние становится очищенным.

    Состояние 4: Часы - ВЫСОКИЙ; D - 0; PR - 0; CL - 0; Q - 0; Q ’- 1

    Для входов состояния 4 светится КРАСНЫЙ светодиод, указывающий на то, что Q ’ВЫСОКИЙ, а ЗЕЛЕНЫЙ светодиод показывает, что Q на НИЗКОМ. Это состояние стабильно и сохраняется до следующих часов и ввода . Так как ЧАСЫ срабатывают по фронту от НИЗКОГО до ВЫСОКОГО, перед нажатием кнопки ЧАСЫ следует нажать кнопку ввода D.

    Состояние 5: Часы - ВЫСОКИЙ; D - 1; PR - 0; CL - 0; Q - 1; Q ’- 0

    Для входов состояния 5 светится ЗЕЛЕНЫЙ светодиод, указывающий, что Q находится в ВЫСОКОМ состоянии, а КРАСНЫЙ светодиод показывает, что Q ’НИЗКИЙ. Это состояние также стабильно и сохраняется до следующих часов и ввода .Так как ЧАСЫ срабатывают по фронту от НИЗКОГО до ВЫСОКОГО, перед нажатием кнопки ЧАСЫ следует нажать кнопку ввода D.

    Вьетнамки | Таблица истинности и различные типы

    Триггер - это электронная схема с двумя стабильными состояниями, которая может использоваться для хранения двоичных данных. Сохраненные данные можно изменить, применяя различные входные данные. Триггеры и защелки являются фундаментальными строительными блоками систем цифровой электроники, используемых в компьютерах, средствах связи и многих других типах систем.В качестве элементов хранения данных используются триггеры и защелки. Это основной элемент хранения в последовательной логике. Но сначала давайте проясним разницу между защелкой и шлепанцем.

    Вьетнамки с защелкой

    Основное различие между защелкой и триггером - это стробирующий или синхронизирующий механизм.

    Полное сравнение защелок Flip Flop v / s читайте здесь

    Например, поговорим о защелках SR и триггерах SR. В этой схеме, когда вы устанавливаете S как активный, выход Q будет высоким, а Q ’будет низким.Это независимо ни от чего. (Это цепь с активным низким уровнем, поэтому активный здесь означает низкий уровень, но для цепи с активным высоким уровнем активный означает высокий уровень)

    Защелка SR

    Триггер, с другой стороны, является синхронным и также известен как защелка SR с синхронизацией или синхронизацией.

    SR Flip-Flop

    На этой принципиальной схеме выход изменяется (т. Е. Изменяются сохраненные данные) только тогда, когда вы подаете активный тактовый сигнал. В противном случае, даже если S или R активны, данные не изменятся. Давайте посмотрим на типы шлепанцев, чтобы лучше понять.

    SR Вьетнамки

    Существует четыре основных типа шлепанцев, наиболее распространенным из которых является шлепанец SR. Эта простая схема триггера имеет вход установки (S) и вход сброса (R). В этой схеме, когда вы устанавливаете «S» как активный, выход «Q» будет высоким, а «Q ‘» будет низким. После того, как выходы установлены, подключение схемы сохраняется до тех пор, пока «S» или «R» не станут высокими, или пока не будет отключено питание. Как показано выше, он самый простой и легкий для понимания. Два выхода, как показано выше, противоположны друг другу.Таблица истинности SR Flip Flop выделена ниже.

    ю. р К Q
    0 0 0 1
    0 1 0 1
    1 0 1 0
    1 1

    JK Вьетнамки

    Из-за неопределенного состояния в триггере SR требуется другой триггер в электронике.Триггер JK является усовершенствованием триггера SR, где S = R = 1 не является проблемой.

    JK Flip-Flop

    Условие входа J = K = 1 дает выход, инвертирующий состояние выхода. Однако при практическом тестировании схемы выходы такие же.

    Проще говоря, если входные данные J и K различаются (т.е. высокий и низкий), то выход Q принимает значение J на ​​следующем фронте тактового сигнала. Если J и K оба низкие, то никаких изменений не происходит. Если J и K оба имеют высокий уровень на фронте тактового сигнала, выход будет переключаться из одного состояния в другое.JK Flip Flop может работать как триггер установки или сброса

    Дж К К Q
    0 0 0 0
    0 1 0 0
    1 0 0 1
    1 1 0 1
    0 0 1 1
    0 1 1 0
    1 0 1 1
    1 1 1 0

    D Вьетнамки

    D-триггер - лучшая альтернатива, очень популярная в цифровой электронике.Они обычно используются для счетчиков, регистров сдвига и синхронизации входов.

    D-триггер

    В D-триггере выход может быть изменен только на фронте тактового сигнала, и если вход изменяется в другое время, выход не будет затронут.

    Часы Д К Q
    ↓ »0 0 0 1
    ↑ »1 0 0 1
    ↓ »0 1 0 1
    ↑ »1 1 1 0

    Изменение состояния выхода зависит от нарастающего фронта тактового сигнала.Выход (Q) такой же, как и вход, и может изменяться только по нарастающему фронту тактового сигнала.

    T Вьетнамки

    T-триггер похож на JK-триггер. По сути, это версия JK-триггера с одним входом. Эта модифицированная форма триггера JK получается путем соединения обоих входов J и K. Этот триггер имеет только один вход вместе с входом часов.

    Эти триггеры называются T триггерами из-за их способности дополнять свое состояние (т.д.) Toggle, отсюда и название Toggle flip-flop.

    т К Q (т + 1)
    0 0 0
    1 0 1
    0 1 1
    1 1 0

    Применение шлепанцев

    Это различные типы триггеров, используемых в цифровых электронных схемах, и области применения триггеров указаны ниже.

    • Счетчики
    • Делители частоты
    • Регистры сдвига
    • Регистры хранения

    Эта статья была впервые опубликована 17 августа 2017 г. и обновлена ​​20 января 2020 г.

    D Flip Flop - Учебники по цифровой электронике

    Триггер - это базовый строительный блок последовательных логических схем. Это схема, которая имеет два стабильных состояния и может хранить один бит информации о состоянии. Выход изменяет состояние сигналами, подаваемыми на один или несколько управляющих входов.

    Базовый D-триггер имеет вход D (данные), вход синхронизации и выходы Q и Q (обратные Q). По желанию он может также включать управляющие входы PR (Preset) и CLR (Clear).

    Таблица истинности и диаграмма

    Симулировать

    Вход часов обычно имеет треугольный вход. Этот триггер представляет собой триггер с положительным фронтом. Это означает, что триггер изменяет выходное значение только тогда, когда тактовый сигнал находится на положительном фронте (или нарастающем фронте тактового сигнала).Существует также триггер, запускаемый по отрицательному фронту, который изменяется при отрицательном фронте тактового сигнала (или спадающем фронте).

      Банкноты

    • Зеленый переключатель - это переключатель включения / выключения (похож на переключатель освещения в помещении). Красный переключатель - это переключатель мгновенного действия (аналогичен переключателю дверного звонка - обычно выключен).
    • Q 0 - предыдущее состояние Q, а Q 0 - предыдущее состояние Q.
    • PR и CLR являются асинхронными входами, то есть выход немедленно реагирует на эти входные данные.Это активные низкие входы. Нажмите на соответствующие зеленые переключатели и наблюдайте.
      • PR устанавливает выход на 1, а CLR сбрасывает выход на 0.
      • И PR, и CLR не могут быть низкими одновременно - выход не определен.
    • Когда для PR и CLR установлено высокое значение, щелкните D (зеленый), CLK (красный) и наблюдайте.
      • Q следует за D по нарастающему фронту CLK, только когда и PR, и CLR высокие.
      • Когда CLK остается низким (или высоким, т. Е. Без тактового перехода), изменение входа D не влияет на выход Q (или Q равно Q 0 , предыдущему состоянию).
      • D является синхронным входом, т. Е. Выход изменяется только при наличии фронта тактового сигнала (в данном примере переднего фронта тактового сигнала).
    • Установив высокий уровень для PR и CLR, он идентичен базовому D-триггеру без этих двух управляющих сигналов.
    • Посмотрите видео, чтобы узнать, как редактировать входные (толстые) сигналы.

      FAQ

    1. Выход Q теперь равен 0. Какими двумя способами можно изменить выход Q на 1?
    2. PR равно 0.D равно 0. CLK имеет нарастающий фронт синхросигнала. Почему выход Q не следует за D и меняется на 0?

    Приложения

    Счетчик пульсации деления на 4 - Соединяя D с Q, мы получаем счетчик деления на 2. Частота на выходе Q по сравнению с частотой входного синхросигнала CLK делится на два. Используя 2 триггера, получается счетчик пульсаций деления на 4. Путем каскадирования n триггеров мы получаем деление на 2 n счетчик.

    Счетчик звонков - Счетчик звонков - это регистр сдвига (каскадное соединение триггеров) с выходом последнего триггера, соединенным со входом первого.

    Счетчик Джонсона - Счетчик Джонсона представляет собой модифицированный кольцевой счетчик, в котором инвертированный выход последнего триггера соединен со входом первого.

    Поскольку доходы от рекламы падают, несмотря на рост числа посетителей, нам нужна ваша помощь в поддержании и улучшении этого сайта, что требует времени, денег и тяжелого труда. Благодаря щедрости наших посетителей, которые давали раньше, вы можете пользоваться этим сайтом бесплатно.

    Если вы получили пользу от этого сайта и можете, пожалуйста, отдать 10 долларов через Paypal .Это позволит нам продолжаем в будущее. Это займет всего минуту. Спасибо!

    Я хочу дать!

    © 2021 Emant Pte Ltd Co., рег. № 200210155R | Условия использования | Конфиденциальность | О нас

    D Триггер в цифровой электронике

    В схеме SR NAND Gate Bistable неопределенное входное условие SET = "0" и RESET = "0" запрещено. Это недостаток триггеров SR. Это состояние:

    1. Отменить действие фиксации обратной связи.
    2. Установить оба выхода на 1.
    3. Потеря управления входом, который сначала переходит в 1, а на другом входе остается «0», с помощью которого контролируется результирующее состояние защелки.

    Нам нужен инвертор , чтобы этого не произошло. Мы подключаем инвертор между входами Set и Reset для создания другого типа триггерной схемы, называемой D триггер , триггер задержки, бистабильный D-тип, D-триггер.

    D-триггер - самый важный триггер из других типов с тактовой частотой.Это гарантирует, что одновременно оба входа, то есть S и R, никогда не будут равны 1. Триггер задержки разработан с использованием стробируемого триггера SR с инвертором, подключенным между входами, что позволяет использовать один вход. D (Данные).

    Этот единственный вход данных, обозначенный буквой «D», используется вместо входа «Set», а для дополнительного входа «Reset» используется инвертор. Таким образом, чувствительный к уровню D-тип или D-триггер сконструирован из чувствительного к уровню SR-триггера.

    Итак, здесь S = D и R = ~ D (дополнение к D)

    Блок-схема

    Принципиальная схема

    Мы знаем, что триггер SR требует двух входов, т.е.е., один для «УСТАНОВКИ» выхода, а другой для «СБРОСА» выхода. Используя инвертор, мы можем устанавливать и сбрасывать выходы только с одним входом, поскольку теперь два входных сигнала дополняют друг друга. В SR-триггере, когда оба входа равны 0, это состояние больше невозможно. Это двусмысленность, которая устраняется дополнением в D-триггере.

    В триггере D единственный вход «D» называется входом «Данные». Когда ввод данных установлен на 1, триггер будет установлен, а когда он установлен на 0, триггер изменится и станет сброшен.Однако это было бы бессмысленно, поскольку выход триггера всегда будет изменяться при каждом импульсе, подаваемом на этот вход данных.

    Вход «CLOCK» или «ENABLE» используется, чтобы избежать этого для изоляции входных данных от схемы фиксации триггера. Когда вход часов установлен на истину, условие входа D копируется только на выход Q. Это формирует основу другого последовательного устройства, называемого D Flip Flop .

    Когда вход часов установлен на 1, оба входа «set» и «reset» триггера установлены на 1.Таким образом, он не будет изменять состояние и сохранять данные, присутствующие на его выходе до того, как произошел переход часов. Проще говоря, выход «фиксируется» на 0 или 1.

    Таблица истинности для триггера D-типа

    Символы ↓ и ↑ указывают направление тактового импульса. Триггер D-типа принял эти символы в качестве триггеров фронта.


    Вьетнамки типа D

    • Изучив этот раздел, вы сможете:
    • Понимать принцип действия триггеров типа D и банки:
    • • Опишите типичные области применения триггеров типа D.
    • • Распознавать стандартные обозначения схем для триггеров типа D.
    • • Распознавать триггерные интегральные схемы типа D.
    • Узнайте об альтернативных формах шлепанцев типа D.
    • • Триггеры типа D с синхронизацией по фронту.
    • • Переключить шлепанцы.
    • • Прочее.
    • Постройте временные диаграммы, поясняющие работу триггеров типа D.
    • Используйте программное обеспечение для моделирования триггеров типа D.

    Рис. 5.3.1 Триггер типа D с триггером уровня

    Вьетнамки типа D

    Главный недостаток триггера SR (т.е. его неопределенный выход и недопустимые логические состояния), описанный в модуле цифровой электроники 5.2, преодолевается триггером типа D. Этот триггер, показанный на рис. 5.3.1 вместе с его таблицей истинности и типичным условным обозначением схемы, может быть назван триггером данных из-за его способности «фиксировать» и запоминать данные, или триггером задержки. потому что фиксация и запоминание данных могут использоваться для создания задержки в прохождении этих данных по цепи.Поэтому, чтобы избежать двусмысленности в названии, его обычно называют просто D-типом. Самая простая форма триггера типа D - это, по сути, тип SR с высокой активацией с дополнительным инвертором, чтобы гарантировать, что входы S и R не могут одновременно иметь высокий или низкий уровень. Эта простая модификация предотвращает как неопределенные, так и недопустимые состояния триггера SR. Входы S и R теперь заменены одним входом D, и все триггеры типа D имеют вход синхронизации.

    Операция.

    Пока на входе тактовой частоты низкий уровень, изменения на входе D не влияют на выходы. Таблица истинности на рис. 5.3.1 показывает это как состояние «безразличие» (X). Базовый триггер типа D, показанный на рис. 5.3.1, называется триггером типа D с запуском по уровню, потому что то, активен ли вход D или нет, зависит от логического уровня входа часов.

    При условии, что на входе CK высокий уровень (при логической 1), то какое бы логическое состояние ни было на D, появится на выходе Q и (в отличие от триггеров SR) Q всегда является инверсией Q).

    На рис. 5.3.1, если D = 1, то S должно быть 1, а R должно быть 0, поэтому Q устанавливается равным 1.

    Или

    Если D = 0, то R должно быть 1, а S должно быть 0, в результате чего Q сбрасывается на 0.

    Защелка данных

    Название Data Latch относится к триггеру типа D, который запускается по уровню, так как данные (1 или 0), появляющиеся в D, могут быть удержаны или «зафиксированы» в любое время, пока вход CK находится на высоком уровне (логика 1).

    Как видно из временной диаграммы, представленной на рис 5.3.2, если данные в D изменяются в течение этого времени, выход Q принимает тот же логический уровень, что и D.

    Рис. 5.3.2 Временная диаграмма для триггера типа D, запускаемого по уровню

    Сквозная пульсация

    На рис. 5.3.2 также показана возможная проблема с триггером типа D, срабатывающим по уровню; если есть изменения в данных в течение периода, когда тактовый импульс находится на высоком уровне, логическое состояние в Q изменяется в соответствии с D, и `` запоминает '' только последнее входное состояние, которое произошло во время тактового импульса (период RT в Инжир.5.3.2). Этот эффект называется «сквозная пульсация», и хотя он позволяет использовать триггер типа D, запускаемый по уровню, в качестве переключателя данных, разрешая передачу данных только от D к Q, пока CK удерживается на логической 1, это не может быть желательным свойством во многих типах схем.

    Рис. 5.3.3 Триггер типа D с запуском по фронту с установкой и сбросом

    Триггер типа D с триггером по краю

    К счастью, пульсацию можно в значительной степени предотвратить с помощью триггера типа D с запуском по краю, показанного на рис.3.3.

    Тактовый импульс, подаваемый на триггер, сокращается до очень узкого положительного тактового импульса длительностью всего около 45 нс за счет использования логического элемента И и подачи тактового импульса непосредственно на вход 'a', но с задержкой его поступления на вход 'b ', пропустив его через 3 инвертора. Это инвертирует импульс, а также задерживает его на три задержки распространения (около 15 нс на затвор инвертора для затворов серии 74HC). Таким образом, логический элемент И создает логическую единицу на своем выходе только в течение 45 нс, когда и «a», и «b» находятся на логической 1 после нарастающего фронта тактового импульса.

    Синхронные и асинхронные входы

    Дальнейшим усовершенствованием рис. 5.3.3 является добавление двух дополнительных входов SET и RESET, которые фактически являются исходными входами S и R базового триггера SR, активируемого низким уровнем.

    Рис. 5.3.4 Триггер типа D с запуском по фронту

    Обратите внимание, что теперь есть небольшая разница между активными низкими входами Set (S) и Reset (R) и входом D. Вход D СИНХРОННЫЙ, то есть его действие синхронизировано с часами, но входы S и R являются АСИНХРОННЫМИ i.е. их действие НЕ синхронизировано с часами. Входы SET и RESET на рис. 5.3.4 являются «активными на низком уровне», что показано кружками инверсии на входах S и R, что указывает на то, что они действительно являются S и R.

    Триггер срабатывает по положительному фронту, что показано на входе CK на рис. 5.3.4 символом клина. Клин, сопровождаемый инверсионным кругом, будет указывать на срабатывание по отрицательному (спадающему) фронту, хотя это обычно не используется на триггерах типа D.

    Рис.5.3.5 Типичные условные обозначения для триггеров, срабатывающих по краю, типа D

    Схема синхронизации

    «Триггер типа D, запускаемый по фронту, с асинхронной предустановкой и возможностью сброса», хотя и был разработан на основе базового триггера SR, становится очень универсальным триггером с множеством применений. Временная диаграмма, иллюстрирующая действие устройства, запускаемого по положительному фронту, показана на рис. 5.3.5.

    На положительных фронтах тактовых импульсов a и b на входе D высокий уровень, поэтому Q также высокий.

    Непосредственно перед импульсом c на входе D устанавливается низкий уровень, поэтому на положительном фронте импульса c Q становится низким.

    Между импульсами c и d асинхронный вход S переходит в низкий уровень и сразу устанавливает высокий уровень Q.

    Затем триггер игнорирует импульс d, пока S имеет низкий уровень, но поскольку S возвращается в высокое состояние, а D также вернулся в свое высокое состояние до импульса e, Q остается высоким во время импульса e.

    На положительном фронте импульса h остается низкий уровень входа D, сохраняя низкий уровень Q, но между импульсами h и i вход S становится низким, подавляя любое действие D и немедленно делая Q высоким.

    D все еще имеет высокий уровень на положительном фронте импульса f, и поскольку триггер запускается по положительному фронту, изменение логического уровня D во время импульса f игнорируется до тех пор, пока не появится положительный фронт импульса g, который сбрасывает Q на его низкий уровень.

    Тактовый импульс i снова игнорируется из-за того, что S находится в активном низком состоянии, а Q остается на высоком уровне под управлением S до момента непосредственно перед импульсом j. На положительном фронте импульса j вход D восстанавливает управление, но, поскольку D высокий, а Q уже высокий, выход Q не изменяется.

    Наконец, непосредственно перед импульсом k, вход асинхронного сброса (R) переходит в низкий уровень и сбрасывает Q на низкий уровень (логический 0), что снова заставляет вход D игнорироваться.

    Триггер типа D, запускаемый по фронту Резюме:

    • При положительном фронте импульса CK Q примет тот же уровень, что и вход D, если только один из асинхронных входов не имеет управления.

    • Логический 0 на асинхронном входе S в любой момент приведет к тому, что Q будет установлен в логическую 1 с момента, когда S перейдет в низкий уровень, до тех пор, пока первый импульс CK после S не вернется в логическую 1.

    • Логический 0 на асинхронном входе R приведет к сбросу Q до логического 0 с момента, когда R перейдет в низкий уровень, до тех пор, пока первый импульс CK после R не вернется к логической 1.

    • Действие асинхронных входов отменяет любое действие входа D.

    • Оба асинхронных входа не должны иметь низкий уровень одновременно, так как Q и ​​Q будут иметь логическую 1. Это недопустимое состояние.

    Рис. 5.3.6 Триггер ведущего ведомого типа D

    Триггер ведущего ведомого устройства типа D

    Еще одна версия триггера типа D показана на рис.5.3.6, где два триггера типа D объединены в одно устройство, это триггер типа «ведущий-ведомый». Обозначения схем для устройства ведущий-ведомый очень похожи на символы для триггеров с триггером, запускаемым по краю, но теперь разделены на две части пунктирной линией, как также показано на рис. 5.3.6.

    FF1 (главный триггер) - это устройство, запускаемое по положительному фронту, и инвертированная версия импульса CK подается с основного входа CK на FF2 (ведомый), также запускается по положительному фронту.Обратите внимание, что хотя входы тактовых импульсов на символах схемы предполагают, что это устройство, запускаемое по отрицательному фронту, данные фактически принимаются в FF1 на ПОЛОЖИТЕЛЬНОМ фронте импульса CK. Данные, конечно, также появляются в q1 в это время, но поскольку импульс CK инвертируется в ck2, FF2 одновременно видит спадающий фронт, поэтому игнорирует данные на d2.

    После положительного фронта внешнего импульса CK, FF1 игнорирует любые дальнейшие данные в D, а на отрицательном фронте внешнего импульса CK данные, хранящиеся в q1, принимаются на вход d2 FF2, который теперь видит положительный фронт инвертированного импульса CK.Поэтому данные вводятся в D на положительном переднем (переднем) фронте импульса CK, а затем появляются в Q на отрицательном переднем (заднем) фронте импульса CK.

    Рис. 5.3.7 Временная диаграмма для триггера ведущий-ведомый типа D

    Рассматривая главный ведомый триггер как единое устройство, взаимосвязь между входом тактовой частоты (CK) и выходом Q действительно выглядит как устройство, запускаемое по отрицательному фронту, поскольку любое изменение на выходе происходит на заднем фронте тактовой частоты. пульс.Однако, как показано на рис. 5.3.7, на самом деле это не запуск по отрицательному фронту, потому что данные, появляющиеся в Q, когда тактовый импульс возвращается к логическому 0, на самом деле являются данными, которые присутствовали на входе D на RISING фронте CK. пульс. Любые дальнейшие изменения, которые могут произойти в данных на входе D во время тактового импульса, игнорируются. Триггеры типа «ведущий-ведомый» типа D также доступны с асинхронными входами S и R, что делает их действительно универсальным устройством.

    Триггер Toggle

    Рис.5.3.8 Тип D с запуском по фронту, преобразованный в триггер

    Перекидные триггеры являются основными компонентами цифровых счетчиков, и все устройства типа D могут быть адаптированы для такого использования. Когда для подсчета используется электронный счетчик, фактически подсчитываются импульсы, появляющиеся на входе CK, которые могут быть либо регулярными импульсами, полученными от внутренних часов, либо они могут быть нерегулярными импульсами, генерируемыми каким-либо внешним событием.

    Когда тумблерный триггер используется в качестве одного из каскадов счетчика, его выход Q переходит в противоположное состояние (переключается) на высокий или низкий уровень на каждом тактовом импульсе.Большинство триггеров, запускаемых по фронту, можно использовать как триггеры с переключателем, включая тип D, который можно преобразовать в триггер с простой модификацией. Теоретически все, что необходимо для преобразования типа D, запускаемого фронтом, в тип T, - это подключить выход Q непосредственно к входу D, как показано на рис. 5.3.8. Фактический ввод теперь - СК. Эффект от этого режима работы также показан на временной диаграмме на рис. 5.3.8 с использованием триггера D-типа, запускаемого положительным фронтом.

    Переключение работы триггера

    Предположим, что изначально CK и Q = 0.Тогда Q и D должны быть 1. На переднем фронте импульса CK логическая 1 в D разрешается в триггер, а в конце задержки распространения триггера появляется в Q, а Q меняется на логический 0 одновременно.

    Этот логический 0 теперь передается обратно в D, но важно, чтобы он не сразу принимался на вход D, иначе могут возникнуть колебания с D, постоянно меняющимся между 1 и 0. Однако из-за задержки распространения триггера, когда логический 0 из Q поступает в D, очень короткий период срабатывания фронта завершается, и изменение данных в D будет проигнорировано.

    При следующем нарастающем фронте CK тактового сигнала 0 в D теперь переходит в Q, снова создавая Q и D логической 1. Таким образом, выход Q триггера переключается на каждом положительном фронте импульса CK.

    Поскольку выход Q меняет состояние при каждом нарастающем фронте тактового импульса, период 0 и период 1 выхода Q всегда будут иметь одинаковую длину, а на выходе будет прямоугольная волна с отношением метки к пространству 1: 1, его частота будет вдвое меньше, чем у СК.

    Чтобы использовать триггеры-переключатели в качестве простых двоичных счетчиков, несколько триггеров-переключателей могут быть подключены каскадом, при этом выход Q первого триггера в серии должен быть подключен к входу CK следующего триггера. флоп и так далее.Это тоже принцип частотного деления. Как именно счетчики и делители могут быть построены из триггеров, объясняется в модуле последовательной логики 5.6.

    Время передачи данных

    Однако на практике использование прямой обратной связи от Q к D может вызвать проблемы, поскольку для обеспечения стабильной работы и предотвращения нежелательных колебаний в любой цифровой схеме важно, чтобы любые изменения логического уровня, происходящие в D, были стабильными, ( без перерегулирования, звона и т. д.) и на допустимом логическом уровне в течение короткого периода до и после того, как тактовый сигнал вызывает изменение. Эти периоды называются временем установки и удержания.

    Рис. 5.3.9 Синхронизированная логическая установка и время удержания

    Хотя легко представить, что тактовый сигнал инициирует изменение в определенное время, например когда возникает его нарастающий фронт, данные фактически синхронизируются на входе D, когда форма сигнала CK достигает определенного уровня напряжения. В затворах серии 74HC этот уровень составляет 50% от V DD , как показано на рисунке 5.3.9. Это показывает в расширенных временных деталях переходы, происходящие на входах D и CK триггера, запускаемого положительным фронтом.

    Чтобы гарантировать правильный запуск, важно, чтобы данные на входе D установились на допустимый логический уровень до того, как тактовый сигнал инициирует какое-либо изменение. Следовательно, должно пройти некоторое время с момента, когда вход D впервые станет действительным, чтобы дать время для любого медленного нарастающего импульса, любого выброса или звонка до того, как тактовый импульс произведет выборку логического уровня.

    Например, время между точкой (a) на рис. 5.3.9, где D изначально падает ниже 50% от V DD , и временем, когда CK повышается до своего порогового значения срабатывания 50% V DD (точка b ) называется временем настройки (t setup или t su ), а в микросхемах серии 74HC оно обычно составляет от 5 до 15 нс.

    После точки запуска должен быть следующий период (от b до c на рис. 5.3.9), в течение которого данные в D должны оставаться на том же допустимом логическом уровне, чтобы гарантировать, что правильный логический уровень был принят.Это время называется временем удержания (t hold или t h ) и обычно составляет около 3 нс в ИС серии 74HC.

    В схемах с последовательной логикой точная синхронизация жизненно важна. При проектировании схемы необходимо учитывать не только время установки и удержания, но также время распространения логических элементов или триггеров на каждом пути, по которому цифровой сигнал проходит через схему. Неспособность правильно рассчитать время может привести к таким проблемам, как «сбои», то есть внезапные резкие выбросы, поскольку такое устройство, как триггер, мгновенно производит переход с одного логического уровня на другой и обратно.Такие сбои могут быть очень короткими (несколько наносекунд), но достаточными для переключения другого устройства на неверный логический уровень.

    В таких устройствах, как триггеры, использующие как запуск, так и обратную связь, неправильная синхронизация также может привести к нестабильности и нежелательным колебаниям. Избежание таких проблем является основной причиной использования устройств с синхронизацией по фронту и ведущего ведомого устройства.

    ИС для триггеров типа D

    Список микросхем триггеров типа D представлен ниже.

    Проектирование D-триггера

    Введение

    D-триггеры также называются «триггерами задержки» или «триггерами данных».Они используются для хранения 1-битных двоичных данных. Они являются одними из широко используемых в цифровой электронике триггеров. Помимо того, что они являются основным элементом памяти в цифровых системах, D-триггеры также рассматриваются как элементы линии задержки и элементы удержания нулевого порядка.

    D-триггер имеет два входа, вход синхронизации (CLK) и вход данных (D), а также два выхода; один является основным выходом, представленным Q, а другой - дополнением к Q, представленным Q ’. Символ D-триггера показан ниже.

    Вернуться к началу

    Строительство

    Триггер D создается путем модификации триггера SR. Вход S соответствует входу D, а вход R - инвертированному входу D. Следовательно, D-триггер подобен SR-триггеру, в котором два входа дополняют друг друга, поэтому не будет никаких шансов на возникновение какого-либо промежуточного состояния. Главный недостаток SR-триггера - это условие гонки вокруг, которое в D-триггере устранено (из-за инвертированных входов).Принципиальная схема D-триггера показана на рисунке ниже.

    Вернуться к началу

    рабочий

    Когда мы не применяем какой-либо тактовый вход к D-триггеру или во время спада тактового сигнала, выход не будет изменяться. Он сохранит свое предыдущее значение на выходе Q. Если синхросигнал высокий (нарастающий фронт, если быть более точным) и если вход D высокий, то выход также высокий, а если вход D низкий, то выход станет низкий.Следовательно, выход Q следует за входом D при наличии тактового сигнала.

    Просто, для положительного перехода по тактовому сигналу,

    Если D = 0 => Q = 0, то триггер сбрасывается.

    Если D = 1 => Q = 1, то установлен триггер.

    ПРИМЕЧАНИЕ: указывают положительный фронт тактового сигнала, а ↓ - отрицательный фронт тактового сигнала.

    Вернуться к началу

    D-триггер с синхронизацией по фронту

    D-триггер, запускаемый положительным фронтом, состоит из трех защелок SR NAND.Входной каскад состоит из двух защелок, а выходной каскад - из одной защелки. На этапе ввода вход данных подключается к одной из защелок И-НЕ, а синхронизирующий сигнал (CLK) подключается к обоим защелкам SR параллельно.

    Операция может быть объяснена следующим образом: когда тактовый сигнал низкий, выходы входного каскада имеют высокий логический уровень независимо от значения на входе данных. Следовательно, в нем хранятся предыдущие данные. Когда часы проходят положительный переход (от низкого к высокому), выходы входного каскада отвечают за операцию установки или сброса конечного выхода и зависят от сигнала данных.Если вход данных высокий, выход верхнего фиксатора становится низким и, таким образом, устанавливает выход защелки на 1, а если вход данных низкий, выход нижнего фиксатора становится низким, что сбрасывает выход на 0. Если часы установлены на постоянно высокий для нескольких сигналов данных, учитывается только первый вход данных, в то время как остальные входные данные игнорируются, принудительно переводя выходную защелку в предыдущее состояние, так как вход с низким уровнем активен до тех пор, пока уровень синхросигнала высокий. Следовательно, внешняя защелка хранит данные только тогда, когда часы находятся на низком логическом уровне.Основная роль сработавшего D-триггера - удерживать выходной сигнал до тех пор, пока тактовый импульс не изменится с низкого на высокий. Временная диаграмма запускаемого фронтом D-триггера показана ниже.

    Вернуться к началу

    Ведущий ведомый D-шлепанец

    D-триггер

    Master-Slave может быть сконструирован путем последовательного соединения двух запорных D-защелок и подключения перевернутого разрешающего входа к любой из двух защелок. Только изменение основной защелки приведет к изменению защелки ведомого. Это так называемые шлепанцы Master Slave.Полная схема триггера ведущего-ведомого запускается либо по переднему фронту тактового сигнала, либо по заднему фронту тактового сигнала, в зависимости от конструкции.
    Символическое представление D-триггера ведущего ведомого устройства, который реагирует на тактовый сигнал на заднем фронте, как показано ниже.

    D-триггер Master Slave, показанный ниже, является устройством, запускаемым по положительному фронту, что означает, что он будет работать, когда входной сигнал тактовой частоты имеет нарастающий фронт. Первый триггер (главный триггер) подключен к отрицательному тактовому сигналу i.e инвертирован, а второй триггер (ведомый триггер) подключен к двойному инверсному тактовому сигналу, то есть нормальному тактовому сигналу.

    Эксплуатация

    Действие запускаемого положительным фронтом D-триггера Master Slave D объясняется ниже.

    • Если тактовая частота низкая, значит, разрешающий сигнал для ведущего триггера высокий. Когда тактовый сигнал изменяется с низкого на высокий, главный триггер сохраняет данные со входа D. Одновременно на втором триггере разрешающий сигнал переходит от низкого к высокому вместе с синхросигналом из-за двойной инверсии.Данные, заблокированные ведущим триггером во время нарастающего фронта, передаются ведомому триггеру.
    • Когда синхронизирующий сигнал переходит с высокого на низкий, ведомый триггер принимает выходной сигнал ведущего триггера в качестве своего входа и изменяет свое состояние. Главный триггер будет принимать самые последние значения от входов на следующем нарастающем фронте.

    Временная диаграмма D-триггера «ведущий-ведомый» показана ниже.

    Простая модификация превратит указанное выше устройство в устройство срабатывания по отрицательному фронту.D-триггер главного подчиненного устройства, запускаемый отрицательным фронтом, формируется путем исключения первого инвертора на пути тактового сигнала.

    Вернуться к началу

    Приложения

    Вьетнамки D - одни из самых широко используемых вьетнамок. Некоторые из множества применений D-триггера:

    • Регистры хранения данных.
    • Передача данных в виде регистров сдвига.
    • Цепи с частотным разделением каналов.

    Хранение данных

    В цифровых схемах данные обычно хранятся в виде группы битов, представленных в числах и кодах.Таким образом, легко получать данные по параллельным линиям и сохранять данные одновременно в группе триггеров, расположенных в определенном порядке. Регистры являются основными устройствами для обработки данных с несколькими битами. Они формируются путем соединения нескольких D-триггеров, так что можно хранить несколько битов данных.

    Каждый D-триггер связан с соответствующим входом данных. Применяемый тактовый вход одинаков для всех триггеров, так что все они будут одновременно сохранять данные со своих соответствующих входов D, когда применяется синхронизирующий сигнал, запускаемый положительным фронтом.

    Вернуться к началу

    Передача данных

    D-триггеры также широко используются при передаче данных. Для передачи данных подключаются D-триггеры, образующие сдвиговый регистр. Каскадное соединение D-триггеров с одним и тем же синхросигналом образует сдвиговый регистр. Регистр сдвига может сдвигать данные без изменения последовательности битов. Когда применяется тактовый импульс, однобитовые данные сдвигаются или передаются. Регистры сдвига могут временно хранить данные.
    4-битный регистр сдвига для хранения с использованием D-триггера показан ниже.

    Регистры сдвига используются для последовательного преобразования данных в параллельный и параллельно для последовательного преобразования данных. Они также используются в качестве расширителей импульсов и схем задержки.

    Вернуться к началу

    Деление частоты с использованием D-триггера

    Цепи

    с частотным разделением разработаны с использованием D-триггеров. Это наиболее важное применение D Flip Flop. В схемах с частотным разделением выход состояния D-триггера (Q ’) соединен с входом данных (D) как замкнутый контур обратной связи.Два последовательных импульса курка переводят триггер в режим переключения на каждые два тактовых цикла.

    Как следует из названия, схемы делителя частоты используются для создания выходного цифрового сигнала, равного половине входной частоты. Цепи делителя частоты обычно используются при проектировании асинхронных счетчиков.

    Работа схемы очень проста. Входящий сигнал данных синхронизируется входным тактовым сигналом. Схема будет выполнять деление входной частоты с помощью петли обратной связи i.е. подключен к входу данных от Q ’. Схема делителя частоты делит входную частоту на 2 для каждых двух тактовых импульсов.

    Это можно объяснить использованием вывода по сравнению с тактовым сигналом.

    В ситуации, когда выход Q равен 1, выход Q ’равен 0, тогда данные со входа D синхронизируются через выход Q на следующем положительном фронте входного тактового сигнала. В этом случае выходной сигнал меняется с высокого на низкий. Здесь выходной сигнал остается неизменным до появления следующего положительного тактового сигнала.Аналогичным образом синхронизируется выход Q ’. Поскольку вход часов снова равен 1, это изменит выходное состояние триггера.

    Мы можем заметить, что выходной сигнал схемы делителя частоты изменяется только при положительном фронте входного тактового сигнала. Мы знаем, что каждый положительный фронт возникает один раз за полный такт. Таким образом, в зависимости от положительного фронта тактового сигнала D-триггер будет составлять половину входного импульса, т.е. делит тактовый импульс на 2.

    Вернуться к началу

    Флип-флоп

    D (D-защелка): что это? (Таблица истинности и временная диаграмма)

    Что такое D-триггер (D-защелка)?

    A D-триггер (также известный как D-защелка или триггер «данных» или «задержки») - это тип триггера, который отслеживает вход, выполняя переходы, совпадающие с переходами входа D.Буква D означает «данные»; этот триггер сохраняет значение, которое находится в строке данных. Его можно рассматривать как базовую ячейку памяти.

    В активном высоком SR-триггере, когда S (Set) и R (Reset) оба равны 0, выход защелки не изменяется, а когда S и R равны 1, выход защелки совершенно непредсказуемо. В активном триггере с низким SR, когда оба S и R равны 1, не будет никаких изменений в выходе защелки, а когда оба S и R равны 0, выход защелки полностью непредсказуем.

    Таким образом, если оба входа триггера одинаковы, будет либо No Change , либо Недействительное условие выхода . Если мы избегаем этих условий входов, будут условия SET или RESET.

    Есть много приложений, где требуются только условия SET и RESET для защелки. В этих приложениях мы можем использовать входы (S и R), которые всегда дополняют друг друга.

    Это может быть спроектировано с помощью одного входа (S) для защелки, а вход R достигается путем инвертирования этого S.Этот одиночный вход называется вход данных и помечен буквой D.

    Вот почему этот тип одиночного входного триггера известен как D-триггер или D-защелка. Базовое логическое представление (то есть принципиальная схема) D-триггера показано ниже.

    D-образная защелка может быть закрыта. Эти типы D-защелок известны как закрытые D-защелки .

    Защелка D со стробированием

    Есть много приложений, где отдельные входы S и R не требуются. В этих случаях, создав D-триггер, мы можем опустить условия, при которых S = R = 0 и S = ​​R = 1.В D-триггере, если D = 1, то S = 1 и R = 0, следовательно, защелка установлена, с другой стороны, если D = 0, то S = 0, и R = 1, следовательно, защелка сбрасывается.

Добавить комментарий

Ваш адрес email не будет опубликован. Обязательные поля помечены *